导言
跳频通讯具有较强的抗干扰、抗多径式微、抗截获等才能，已广泛应用于军事、交通、商业等各个领域。频率组成器是跳频体系的心脏，直接影响到跳频信号的安稳性和发生频率的精确度。现在频率组成主要有三种办法：直接模仿组成法、锁相环组成法和直接数字组成法（DDS）。直接模仿组成法运用倍频（乘法）、分频（除法）、混频（加法与减法）及滤波，从单一或几个参阅频率中发生多个所需的频率。该办法频率转化时刻快（小于100ns），可是体积大、功耗高，现在已基本不必。锁相环组成法经过锁相环完结频率的加、减、乘、除运算。该办法结构简略、便于集成，且频谱纯度高，现在运用比较广泛，但存在高分辨率和快转化速度之间的对立，一般只能用于大步进频率组成技能中。DDS是近年来敏捷发展起来的一种新的频率组成办法。这种办法简略牢靠、操控便利，且具有很高的频率分辨率和转化速度，十分合适跳频通讯的要求。
1、 DDS的基本原理
DDS的原理如图1所示，包含相位累加器、波形存储器（ROM）、数模转化器（DAC）和低通滤波器4个部分。在参阅时钟的驱动下，相位累加器对频率操控字N位进行累加，得到的相位码L作为ROM的地址，依据地址ROM输出相应起伏的波形码，然后经过DAC生成阶梯波形，经低通滤波器后得到所需求的接连波形。
抱负单频信号能够表明为Y（t）=Usin（2πf0+θ0）。假如振幅U和初始相位θ0为一个常量，即不随时刻改动，则输出频率由相位仅有确认f0=θ（t）/2πt。
以采样频率fc（Tc=1/fc）对单频信号进行抽样，则可得到相应的离散相位序列
其间△θ·n=2πf0/fc是接连两次采样之间的相位增量，操控△θ能够操控组成信号的频率。把整个周期的相位2π分割成q等份，每一份δ=2π/q为可挑选的最小相位增量，得到最低频率输出fmin=δ/2πTc=fc/q，经过滤波后得到S（t）=cos（2πfct/q）。
假如每次相位的增量挑选为δ的R倍，即可得到信号频率f0=Rδ/2πTc=Rfc/q，相应得到的模仿信号为S（t）=cos（2πfcR/q）。
由以上原理可知，DDS输出信号的频率与参阅时钟频率及操控字之间的联系为f0=K·fc/2N，式中f0为DDS输出信号的频率，K为频率操控字，fc为参阅时钟频率，N为相位累加器的位数。在波形存储器中写入2N个正弦波数据，每个数据有D位。不同的频率操控字导致相位累加器的不同相位增量，然后使波形存储器输出的正弦波的频率不同。
2 、依据DDS的跳频信号发生中心模块的规划
图2为依据DDS跳频信号发生的整体规划。
如图2所示，整个体系由两个部分组成，即逻辑地址操控单元和DDS单元。其间DDS单元又包含相位累加器和ROM查询表。逻辑地址操控单元用来发生不同的频率操控字，改动相位累加器的累加值。DDS单元依据频率操控字发生相应频率的信号。
2.1 逻辑地址操控单元
在本规划中，逻辑地址操控单元由一个6级移位寄存器和6位存储器构成。体系时钟clk经过64分频后得到时钟clk_64，将clk_64作为逻辑地址操控单元的驱动时钟。当一个时钟clk_64上升沿到来时，r（1：5）=r（0：4）一起。这样移位寄存器中的状况将改动，并存入存储器中，得到频率操控字k（5：0）。
2.2 DDS单元
DDS单元为本规划的中心，由相位累加器和ROM查询表两部分组成。在频率操控字（5：0）的操控下发生相应频率的信号。
2.2.1 相位累加器
相位累加器是DDS的重要的组成部分。被用来完成相位的累加，并将其累加成果存储。假如相位累加器的初值为φ0，则经过一个时钟周期后相位累加器值为φ1，即φ1=φ0+k，其间k为频率操控字。当经过n个时钟周期后φn=φ0+nk。可见φn为一等差数列。
在本文中依据FPGA的相位累加器规划如图2所示。从图2中能够看出，相位累加器由一个数字全加器和一个数字存储器构成。为了进步DDS输出频率的分辨率，一般要求n足够大，这样就要求ROM中存储很多数据。可是考虑到硬件资源有限，所以在相位累加器中选用了截短处理，这样既可确保较小的频率分辨率，又节约了硬件资源。
2.2.2 ROM查询表
ROM中所存储的数据是数字波形的幅值，在一个体系时钟周期内，相位累加器将输出一个位宽为L的序列对其进行寻址，经过低通滤波器后得到所需求的波形。若相位累加器的输出序列的位宽L=16，ROM中存储的数据位宽为M=16，能够计算出ROM的存储量为2L×M=1048576bits，尽管一块FPGA开发芯片上供给了很多的ROM，能够明显进步输出信号频率精确度和信号幅值精确性，但这样会使本钱进步、功耗增大。
在确保输出信号具有杰出频率分辨率的前提下，以发生正弦信号为例，考虑到依据DDS发生的正弦波具有周期性，因而本规划的ROM中存储1/4周期正弦波。如图2所示为存储1/4周期正弦波形ROM查询表规划。运用正弦信号的对称性，经过改动ROM存储器地址及对其输出端操控，终究得到整周期正弦信号。
3 、仿真成果及剖析
3.1 DDS单元仿真成果及剖析
3.1.1 仿真参数
为剖析本规划中DDS所发生频率的精确度，现运用Xilinx ISE 8.11中DDS IP Core进行比照，在平等仿真参数条件下，别离对本规划的DDS和DDS IP Core进行仿真测验。表1中别离给出依据本规划DDS和DDS IP Core的仿真参数。
3.1.2 仿真成果及剖析
如图3所示，clk是体系时钟，new_dds_sine为在频率操控字k=16时依据本规划DDS发生的频率为1.5625MHz（理论值）的正弦波，dds_ip_ core_sine为依据DDS IP Core发生的频率为1.5625MHz（理论值）的正弦波。
图4给出在k为1～16时，本规划的DDS所发生信号的频率和DDS IP Core所发生信号的频率与理论频率值的比照。从图中能够看出，本规划DDS所发生的信号频率与理论频率值比较挨近，且本规划DDS中ROM查询表中存储的点数少，从硬件的视点考虑愈加节约资源，能耗更低。
3.2 依据FPGA跳频信号仿真成果
图2中给出了依据本规划DDS跳频信号生成的整体规划图。共由四部分组成：体系时钟、分频器、逻辑地址操控单元及DDS单元。跳频信号的发生是经过随机地改动频率操控字来到达改动信号的输出频率，图5给出了体系作业流程图。
如图5所示，体系时钟clk经过64分频得到clk_64。逻辑操控单元由6级移位寄存器构成。在每个clk_64上升沿到来时，逻辑操控单元将发生一个6位的频率操控字（k）。当DDS使能信号ce为高电平时，DDS将停止作业。当ce为低电平时，在clk上升沿时DDS被触发，在当时状况下k的操控下，得到相应地址所对应的信号幅值。当k没有改动时，DDS输出正弦信号的频率没有任何改动，在一个clk_64上升沿到来时，k发生改动，然后使得DDS输出的正弦信号的频率发生改动。当复位信号reset为高电平时，逻辑地址操控单元和DDS单元一起回到初始状况，并坚持不变，输出端dds_FH输出一向为零。当reset变为低电平时，在一个clk上升沿时体系开端作业。
为便利调查仿真成果，本规划选用ModelSim SE 6.1d作为仿真波形测验软件。经过3.1节剖析，因为本规划的DDS所发生的频率功能安稳，且跳频信号的差错并不累加。因而本节只给出仿真成果，不做其功能剖析。图6为依据DDS的跳频信号，图6给出图5中各个操控信号的仿真成果。表2中给出图6中不同频率操控字所对应的正弦信号的频率与理论值的比照，能够看出本规划的DDS与理论值的差错较小。因为ROM中存储的点数较少，愈加节约资源。
4 、结束语
在FPGA硬件渠道下规划依据DDS的跳频信号发生体系，不只完成了很多数据快速运算，进步了仿真的速度，并且能够灵敏、重复地对体系的参数进行优化装备，便于进步跳频体系的功能。本文所规划的DDS，结构简略、硬件资源占用率少，且发生频率相对精确。依据对所需跳频信号精确度要求的不同，合理装备参数，和谐硬件资源与频率精确之间的对立联系，终究完成跳频体系的最优装备。
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