作者：ADI美国工程师 Jonathan Harris
在现在许多细分市场上，除了JESD204B规范界说外，还需多少额定带宽？关于这个问题，更为杂乱的答案一直围绕着交织式ADC打开。若ADC为交织式，则两个或两个以上具有界说时钟联系的ADC用来同步采样输入信号，并发生组合输出信号，使得采样带宽为单个ADC带宽的数倍。
交织式ADC无疑是推进接口完成更高功率的要素之一，能为体系规划人员供给多种优势。但是，跟着转换器带宽的添加，需在FPGA或ASIC中处理的数据量也变得非常巨大。有必要找到一种有用的办法，处理来自转换器的那么多数据。若采样速率到达千兆样本等级，那么在转换器中持续运用LVDS接口将是非常不实际的。因而，JESD204B是将许多数据从转换器传输至FPGA或ASIC的有用途径。
交织式ADC具有非常宽广的使用空间。在通讯基础设施中，存在着一种推进要素，使ADC的采样速率不断提高，以便在比如DPD（数字预失真）等线性化技能中支撑多频段、多载波无线电，一起满意更宽的带宽要求。 在军事和航空航天范畴，采样速率更高的ADC可让多功能体系用于通讯、电子监控和雷达等多种使用中。工业仪器仪表使用中一直需求采样速率更高的ADC，以便准确丈量速度更高的信号。
首要，工程师需要对交织式ADC有必定的了解。使用m个ADC可让有用采样速率添加m倍。为简洁起见并易于了解，在本文中要点调查两个ADC的状况。这种状况下，假如两个ADC的每一个采样速率均为fS且呈交织式，则终究采样速率为2fS。这两个ADC有必要具有时钟相位联系，才干正确交织。时钟相位联系由等式1给出，其间：n是某个特定的ADC，m是ADC总数。
举例而言，两个ADC采样速率均为250MSPS且呈交织式，因而采样速率为500MSPS。此刻，等式1可用来推导出两个ADC的时钟相位联系，如等式2和等式3。
弧度 =
留意，假如已知时钟相位联系，便可查看样本结构。图1以图形阐明时钟相位联系，以及两个250MSPS交织式ADC的样本结构。
图1 两个交织式250MSPS ADC – 根本原理图
留意180°时钟相位联系，以及样本是怎么交织的。输入波形也可由两个ADC进行采样。此刻，选用经过2分频的500MHz时钟输入，便可完成交织。分频器担任将所需的时钟相位发送至每一个ADC。
此概念还能够另一种方法表达，如图2所示。
图2 两个交织式ADC – 时钟与采样
经过将这两个250MSPS ADC以交织方法组合，采样速率便能添加至500MSPS。这样能够使转换器的奈奎斯特区从125MHz扩展到250MHz，然后作业时的可用带宽倍增。作业带宽的添加能够带来许多优点。无线电体系能够添加其支撑的频段数；雷达体系能够添加空间分辨率；而丈量设备能够具有更高的模仿输入带宽。
