现如今，赛灵思 FPGA 上选用低电压差分信令 （LVDS） 输入，仅需一个电阻器和一个电容器就能完成模仿输入信号的数字化。由于数百组 LVDS 输入驻留在生成电流的赛灵思器材上，因而理论上可经过单个 FPGA 芯片完成数百模仿信号地数字化。
咱们的团队近期在为数字化 128 元件线性超声波阵列换能器信号研讨选项时，发现了一个极具潜力的规划范畴——可用 3.75MHz 中心频率合作 5 位分辨率对限带输入信号进行数字化。下面咱们来看看该演示项目的详细情况。
2009 年，赛灵思推出了一款 LogiCORE 软 IP 核，其外加一个外部比较器、一个电阻器和一个电容器即可完成能对频率高达 1.205 kHz 的输入进行数字化的模数转化器 （ADC）。若让 FPGA 的 LVDS 输入（而不是外部比较器）结合增量调制器 ADC 架构，仅需一个电阻器和一个电容器，就能对频率高得多的模仿输入信号进行数字化。
1、ADC 拓扑与实验渠道
图 1 是选用 LVDS 输入且在赛灵思 FPGA 上完成的单通道增量调制器 ADC 的框图。在这里，模仿输入驱动非反相 LVDS_33 缓冲器输入，而输入信号规模则根本为 0 至 3.3 伏特。LDVS_33 缓冲器的输出在远远高于输入模仿信号频率的时钟频率下采样，并经过 LVCMOS33 输出缓冲器和外部一阶 RC 滤波器反应给反相 LVDS_33 缓冲器输入。就恰当挑选的时钟频率 （F）、电阻 （R） 和电容 （C） 而言，只需选用该电路，反应信号就可盯梢输入模仿信号。
例如，图 2 在 F = 240MHz、R = 2K、C = 47 pF 时别离以黄色和蓝色显现了输入信号（通道 1）和反应信号（通道 2）。所显现的输入信号由 Agilent 33250A 函数信号生成器选用其 200MHz 12 位恣意输出函数信号功用生成。咱们用 Tektronix DPO 3054 示波器核算得出的输入信号的傅立叶转化则显现为赤色（通道 M）。在这些频率下，示波器探针的输入电容（以及接地问题）的确会弱化示波器中显现的反应信号，但图 2 一起也展现了该电路的工作情况。
咱们经过对 1Vpp3.75MHz 正弦波运用 Blackman-Nuttall 窗，界说了图 2 所示的带限输入信号。尽管与理论视窗信号相关的噪声底限简直比与中心频率相关的量级低 100 dB，但 Agilent 33250A 函数信号生成器的 200MHz 采样频率及 12 位分辨率会导致远远低于抱负水平的演示信号。许多中心频率挨近 3.75MHz 的超声波换能器发生的输出信号自然会遭到频带约束，这是由于换能器机械特点的原因，因而该输出信号是运用这种办法的抱负信号源。
咱们运用 DigilentCmod S6 开发模块得到了图 2 所示的图形，该开发模块在支撑 8 个 R/C 网络和各种输入接插件的小型定制化印刷电路板上安装了赛灵思 Spartan-6XC6SLX4 FPGA，答应原型体系一起对多达 8 个信号进行数字化。
每个通道都以 50 欧姆接地电阻并行端接，然后可使同轴线缆与信号生成器正确端接。有必要留意的是，为了完成这一功能，咱们将 LVCMOS33 缓冲器的驱动电流值设置为 24 mA，将压摆率设置为 FAST，如图 5 示例 VHDL 源代码中所述。
此外，该定制化原型电路板还支撑运用 FTDIFT2232H USB 2.0 迷你模块，咱们用其将封包的串行比特撒播输给主机 PC 进行剖析。图 3 是输入图 2 模仿信号后原型电路板所生成的比特流的傅立叶转化强度。与 240MHz 采样频率的次谐波相关的峰值清晰可见，与输入信号相关的峰值频率为 3.75MHz。
２、很多的抽头
为比特流运用带通有限脉冲响应 （FIR） 滤波器，可生成模仿输入信号（ADC 输出）的 N 位二进制表明法。但由于数字比特流的频率远远高于模仿输入信号，因而您需求运用有很多抽头的 FIR 滤波器。可是，被过滤的数据只要 0 和 1 两个值，因而无需乘法器，只需加法器将 FIR 滤波器系数相加。
图 4 所示的 ADC 输出在主机 PC 上选用有 801 个抽头的带通滤波器生成，其中心频率为 3.75MHz，是咱们运用免费在线 TFilter FIR 滤波器规划东西规划而成的。该滤波器除了 2.5MHz 至 5MHz 带通之外，还有 36dB 或更大衰减，在 3 和 4.5MHz 之间有 0.58dB 的波纹。
图 4 所示的 ADC 输出信号分辨率约为 5 位，这根本上由过采样速率决议，您可运用针对较低输入频率优化的规划完成更高的分辨率。
