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简介
规划并调试锁相环(PLL)电路或许会很杂乱，除非工程师深化了解 PLL 理论以及逻辑开发进程。本文介绍 PLL 规划的简易办法，并供给有用、契合逻辑的办法调试 PLL 问题。
仿真
假如不在特定条件下进行仿真，则估量一个 PLL 电路的规范将会是好不容易的。因而，进行 PLL 规划的第一步应当是仿真。咱们主张工程师运用ADIsimPLL 软件运转根据体系要求的仿真，包括参阅频率、步进频率、相位噪声（颤动）和频率杂散约束。
许多工程师面临怎么挑选参阅频率会感到莫衷一是，但其实参阅频率和输出频率步进之间的联系是很简单的。选用整数 N 分频 PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参阅分频器 R 分频后的参阅频率。选用小数 N 分频 PLL，则输出频率步进等于 PFD 输入频率除以 MOD 值，因而，您能够运用较高的参阅频率，取得较小的频率步进。决议运用整数 N 分频或是小数 N 分频时，可牺牲相位噪声功用交换频率步进，即：较低的 PFD 频率具有更好的输出频率分辨率，但相位噪声功用下降。
例如，表1显现若要求具有固定频率输出以及极大的频率步进，则应首选整数 N 分频 PLL（如ADF4106），由于它具有更佳的总带内相位噪声。相反，若要求具有较小的频率步进，则应首选小数 N 分频 PLL（如ADF4153）,由于它的总噪声功用优于整数 N 分频 PLL。相位噪声是一个根本的 PLL 规范，但数据手册无法针对一切或许的运用指定功用参数。因而，先仿真，然后进行实践硬件的测验就变得极为要害。
表1. 相位噪声承认 PLL 的挑选
| Fixed-Frequency Application RF = 1.8 GHz, fosc = 13 MHz, 固定输出频率 |
GSM1800 运用 RF = 1.8 GHz, fosc = 13 MHz, fres = 200 kHz |
|
| ADF4106整数 N 分频 PLL | FOM + 10log fpfd + 20log N = –223 + 10log 13 MHz + 20log 138 = –109 dBc/Hz |
FOM + 10log fpfd + 20log N = –223 + 10log 200 kHz + 20log 9000 = –91 dBc/Hz |
| ADF4153小数 N 分频 PLL | FOM + 10log fpfd + 20log N = –220 + 10log 13 MHz + 20log 138 = –106 dBc/Hz |
FOM + 10log fpfd + 20log N = –220 + 10log 13 MHz + 20log 138 = –106 dBc/Hz |
| 成果 | 运用整数 N 分频更佳 | 运用小数 N 分频更佳 |
乃至在实在条件下经过 ADIsimPLL 仿真 PLL 电路时，成果也或许是不行的，除非实在参阅以及压控振荡器(VCO)的模型文件已包括在内。假如未包括在内，则仿真器将运用抱负参阅和VCO 进行仿真。若要求高仿真精度，则花在修改 VCO 和基准电压源库文件上的时刻将会是值得的。
PLL 运用与放大器相似的负反应控制体系，因而环路带宽和相位裕量的概念此处仍然适用。一般，环路带宽应设为 PFD 频率的十分之一以下，且相位裕量的安全规模为 45°至 60°。此外，应当进行针对实在电路板的仿真和原型制造，以便承认电路契合 PCB 布局对寄生元件、电阻容差和环路滤波器电容的规范要求。
有些情况下，暂时没有适宜的电阻和电容值，因而工程师有必要承认是否能运用其他值。在 ADIsimPLL 的”东西”菜单中躲藏了一项小功用，称为”BUILT”。该功用可将电阻和电容值转换为最挨近的规范工程值，答应规划人员回来仿真界面，验证相位裕量和环路带宽的新数值。
寄存器
ADI PLL 供给许多用户可装备选项，具有灵敏的规划环境，但也会发作怎么承认存储在每个寄存器中数值的难题。一种便利的处理计划是运用评价软件设置寄存器值，乃至 PCB 未衔接仿真器时也能这么做。然后，设置文件可保存为.stp 文件，或下载至评价板中。图 1 显现 ADIsimPLL 仿真成果，供给比方VCO 内核电流等参数的主张寄存器值。
原理图和 PCB 布局
规划完好 PLL 电路时，需紧记几点。首要，重要的是匹配 PLL的参阅输入端口阻抗，将反射降至最低。别的，坚持电容与输入端口并联组合值尽量小，由于它会下降输入信号的压摆率，添加 PLL 环路噪声。更多详细信息请参阅 PLL 数据手册上的输入要求。
其次，将模仿电源与数字电源相别离，最大程度削减它们之间的搅扰。VCO 电源特别灵敏，因而此处的杂散和噪声可容易耦合至 PLL 输出。更多注意事项以及详细信息，请参阅运用低噪声 LDO 调理器为小数 N 分频压控振荡器(VCO)供源，以下降相位噪声 (CN-0147)
再则，用于组成环路滤波器的电阻和电容应当放置在尽或许离PLL 芯片近的当地，并运用仿真文件中的主张值。若您在改动环路滤波器元器材值之后发现难以承认信号，请测验运用开端用于评价板的数值。
关于 PCB 布局而言，其主要原则是将输入与输出别离，保证数字电路不会搅扰模仿电路。例如，若 SPI 总线过分挨近参阅输入或 VCO 输出，则拜访 PLL 寄存器时，VCO 输出会在 PLL输出端发作杂散现象。
从热规划视点来看，可在 PLL 芯片底下放置一个导热接地焊盘，保证热量流经焊盘，抵达 PCB 和散热片。在极点环境下运用时，规划人员应核算 PLL 芯片和 PCB 的一切热参数。
有用运用 MUXOUT
在调试阶段开端时，若 PLL 不承认，则很难承认应当从何处开端。第一步，能够运用 MUXOUT 查看是否一切内部功用单元都正常作业，如图 2 所示。例如，MUXOUT 能显现 R 计数器输出，指示参阅输入信号杰出，且寄存器内容成功写入。MUXOUT 还能查看检测器的承认状况，以及反应环路中的 N分频输出。经过这种办法，规划人员可承认每个分频器、增益或频率值是否正确。这是调试 PLL 的根本进程。
时域剖析
调试 PLL 时，运用时域剖析，演示写入串行外设接口(SPI)总线上的寄存器数据是正确的。尽管读写操作需求的时刻比较长，但请保证 SPI 时序契合规范，且不同线路之间的串扰减小到最低程度。
应当参阅 PLL 数据手册中的时序图，以便承认数据树立时刻、时钟速度、脉冲宽度和其他规范。保证留有满意的裕量，以便在一切条件下都满意时序要求。运用示波器查看时域内的时钟和数据边缘坐落正确方位。若时钟和数据线路过分挨近，则串扰会使时钟能量经过 PCB 布线耦合至数据线路。这种耦合会导致数据线路在时钟的上升沿发作毛刺。因而，读写寄存器时需查看这两条线路，特别当寄存器呈现过错时。保证线路电压满意表 2 的规范。
表 2. 逻辑输入
| Minimum | Typical | Maximum | Units | |
| 输入高电压，VINH | 1.5 | V | ||
| 输入低电压，VINL | 0.6 | V | ||
| 输入电流，IINH/IINL | ±1 | μA | ||
| 输入电容，CIN | 3.0 | pF |
频谱剖析
频域中的问题更常见、更杂乱。假如运用频谱剖析仪，则应当首要查看 PLL 输出是否承认；假如波形具有安稳的频率峰值则表明承认。假如未承认，则应当遵从前文所述的过程。
假如 PLL 已承认，则收窄频谱剖析仪带宽，以便承认相位噪声是否坐落可接受规模内，并将测验成果与仿真成果对照承认。丈量某些带宽条件下的相位噪声，如 1 kHz、10 kHz 和 1 MHz。
若成果与预期不符，则应首要回忆环路滤波器规划，查看 PCB板上元器材的实在值。然后，查看参阅输入的相位噪声是否与仿真成果共同。PLL 仿真相位噪声应与实在值挨近，除非外部条件有所不同，或向寄存器写入了过错值。
电源噪声不行疏忽，哪怕运用了低噪声 LDO；由于 DC-DC 转换器和 LDO 都或许成为噪声源。LDO 数据手册显现的噪声频谱密度一般会影响噪声灵敏型器材，比方 PLL（见图 3）。为PLL挑选低噪声电源，特别是需求为VCO的内核电流供给电源。
一般 PLL 的输出端会有四种类型的杂散：PFD 或参阅杂散、小数杂散、整数鸿沟杂散以及外部来历杂散，如电源。一切PLL 都至少有一种类型的杂散，尽管永久无法消除这些杂散，但某些情况下，在不同类型的杂散或频率之间进行取舍，能够改善全体功用。
若要防止参阅杂散，请查看参阅信号的上升沿。边缘过快或边缘起伏过大都会对频域形成严峻的谐波现象。别的，细心查看PCB 布局，防止输入和输出之间发作串扰。
如需最大程度地削减小数杂散，可添加扰动，迫使小数杂散进入本底噪声中，但这样做会略为添加本底噪声。
整数鸿沟杂散不常见，且仅当输出频率过于挨近参阅频率的整数倍时才会发作，此刻环路滤波器无法将其滤除。处理该问题的简洁办法是从头调理参阅频率计划。例如，若鸿沟杂发出作在 1100 MHz 处，且输出为 1100.1 MHz，参阅输入为 20 MHz，则运用 100 kHz 环路滤波器将参阅频率改为 30 MHz 即可消除该杂散。
定论
调试 PLL 要求对 PLL 具有深化的了解，而且假如在规划阶段分外细心，就能防止许多问题。若问题发作在调试阶段，请遵从本文所述之主张，对问题逐个进行剖析并逐渐处理问题。更多信息，请参阅网站上的丰厚信息资源：www.analog.com/pll.
参阅电路
Curtin, Mike, and Paul O’Brien.“Phase-Locked Loops for High-Frequency Receivers and Transmitters—Part 1.” Analog Dialogue, Volume 33, Number 1, 1999.
Curtin, Mike, and Paul O’Brien. “Phase-Locked Loops for High-Frequency Receivers and Transmitters—Part 2.” Analog Dialogue, Volume 33, Number 1, 1999.
Curtin, Mike, and Paul O’Brien, “Phase-Locked Loops for High-Frequency Receivers and Transmitters—Part 3.” Analog Dialogue, Volume 33, Number 1, 1999.
CN0147 Circuit Note. Powering a Fractional-N Voltage Controlled Oscillator (VCO) with Low Noise LDO Regulators for Reduced Phase Noise.
Fox, Adrian. “PLL Synthesizers (Ask the Applications Engineer—30).” Analog Dialogue, Volume 36, Number 3, 2002.
MT-086 Tutorial. Fundamentals of Phase-Locked Loops (PLLs).
