简介
在测验和验证分辨率高于16位的高精度快速模数转化器(ADC)的沟通功用时，需求用到近乎完美的正弦波生成器，该生成器至少支撑0 kHz至20 kHz音频带宽。一般会运用价格昂扬的实验室仪器外表来履行这些评价和特性表征，例如Audio Precision供给的音频剖析仪AP27xx或APx5xx系列。大多数状况下，24位或更高分辨率的现代高速SAR和宽带Σ-Δ ADC都选用单电源和全差分输入，因而要求用于DUT的信号源具有精确的直流和沟通功用，一起供给全差分输出（180°错相）。相同，这款沟通生成器的噪声和失真水平应该远优于这些ADC的规范，依据大部分供货商供给的规范，其本底噪声水平远低于 –140 dBc，失真水平低于–120 dBc，输入信号音频率为1 kHz或2 kHz，最高可达20 kHz。有关适宜高分辨率带宽ADC的典型测验台的典型测验装备，请参阅图1。最要害的元件便是正弦波生成器（单信号音或多信号音），其间依据软件的直接数字频率组成器(DDS)能够供给彻底的灵活性、极高的频率分辨率和时钟同步功用，运用数据收集体系来履行相干取样，以防止走漏和FFT窗口滤波。
因为本钱只要音频精密剖析仪的几分之一，所以能够依据直接数字频率组成(DDFS)原理规划十分精准的正弦波生成器，但需求经过软件在SHARC®处理器等浮点DSP处理器上完结。一个恰当快的浮点DSP将能满意实时性要求，以及一切算法和处理条件，以到达先进的SAR ADC所设置的失真和噪声功用水平。经过运用SHARC内核架构的全字数据长度（32位或64位定点格局）来施行NCO相位累加，运用专有的40位浮点扩展精度来履行正弦近似函数，以及运用数字滤波器来确认频谱形状，量化效应（反转噪声和切断噪声）得到大幅下降，与用于信号重构的数模转化器(DAC)缺陷比较，这种效应能够疏忽不计。
直接数字频率组成
19704月，Joseph A. Webb1提出了数字信号生成器频率组成器的专利申请，其间描绘了有关DDS生成包括正弦波等各种模仿波形的考虑要素，只需运用数个数字逻辑模块即可完结。之后，Tierney等人2在1971年头宣布了论文（后来成为咱们频频引证的参阅文献），论述了经过深化DDS操作进行正交生成来完结直接数字频率生成，以及采样体系理论相关局限性（字词切断[HJ1] 和频率规划）问题。随后呈现的实践运用大部分依赖于分立式规范逻辑IC，例如TTL 74xx或ECL 10K系列。后来在不到10年的时刻里，Stanford Telecom、Qualcomm、Plessey和ADI等纷繁推出了彻底集成式处理计划，例如ADI的AD9950和AD9955。这些逻辑IC旨在完结速度、功率[HJ2] 和本钱之间的最佳平衡，其架构依据查找表(LUT)，以保证在有限相位、频率和起伏分辨率下完结相位-正弦起伏转化。现在，ADI公司依然是DDS独立集成电路的最大供货商，或许也是最共同的供货商，而其时的数控振荡器(NCO)往往都集成到AD9164 或AD9174之类RF DAC中。尽管这些器材在多GHz带宽上具有超卓的噪声和线性度功用，但它们都不适宜测验中等速度、高分辨率ADC，例如LTC2378-20、AD4020或AD7768。
图1.依据IEEE 1241规范的典型ADC(ac)测验设置的处理链。DDFS能够让整个丈量体系彻底完结数字化，具有多种优势，包括彻底的灵活性和相干取样收集
与依据PLL的传统频率组成器比较，NCO和DDS的明显优势包括：极高的频率分辨率、快速灵敏性，以及可轻松生成完美正交的正弦/余弦波形。此外，还供给宽带宽规模和高直流精度。其作业原理受[HJ3] 数字信号处理和采样体系理论，数字特性支撑对输出信号的相位、频率和起伏施行全数字独立操控。图2所示的框图显现传统DDS的架构，该DDS由三大功用模块组成：
N位相位累加器；
相位-正弦起伏转化器，由W位截取相位输入字表征特性；
D位DAC及其相关重构滤波器。
相位累加器由简略的N位加法器结合寄存器构成，寄存器的内容依照采样时钟FCLK的速率，以输入相位增量Δθ（一般也称为频率调谐字，FTW）更新。累加器会定时溢出，在采样或参阅时钟FCLK和DDS输出频率FOUT之间像小数分频器相同运转，或像齿轮箱相同运转，分频比为：
溢出速率为生成的波形供给输出频率，使得：
其间0 ≤ FTW ≤ 2N–1。因为分频器的原因，NCO输出端的参阅或采样fS时钟相位噪声的影响会下降
相位累加器寄存器的输出标明生成波形的电流相位。每个分立式累加器输出相位值然后经过相位-正弦或相位-余弦映射引擎，被转化成起伏正弦或余弦数据或样本。此功用一般运用存储在LUT(ROM)中的三角函数值完结，有时经过履行正弦近似算法完结，或两者组合办法完结。相位-正弦起伏转化器的输出供DAC运用，在滤波之前生成量化和采样正弦信号，使信号平稳，并防止频谱混叠。由DAC有限分辨率导致的起伏量化设定了本底噪声以及相应的频率组成器信噪比(SNR)的理论限值。此外，DAC作为混合信号器材，因为其INL、DNL、压摆率、毛刺和树立时刻等特性，展现出一系列直流和沟通非线性，这会发生杂散信号音，缩小正弦波生成器的整个动态规模。
依据图2中架构完结的实践正弦波形生成器，首要是相位-起伏转化模块不同，受数字无线电运用这一市场导向影响，该模块一般针对速度和功耗，而不是高精度而优化。施行相位-正弦起伏转化器最简略的办法便是运用ROM，选用1对1映射的办法来存储正弦值。惋惜的是，LUT的长度与相位累加器的宽度N呈指数添加(2N)，并且与波表数据字精度W呈线性添加。并且，减小累加器的尺度或切断其输出之间的权衡和取舍会导致频率分辨率下降，并且严峻下降SFDR的功用。成果标明，相位或起伏量化导致的杂闭会下降–6 dB/位。完结精密的频率调谐一般需求较大的N，已有几种技能可用来束缚ROM的尺度，一起坚持满意的杂散功用。一般会运用简略的紧缩办法，运用正弦或余弦函数的四分之一波长对称性将相位起伏规模减小4倍。为了进一步缩小规模，实践会运用切断相位累加器输出的办法，不过这会导致发生杂散谐波。尽管如此，这种办法也因精准的频率分辨率要求、存储器尺度和本钱考量而得到了广泛选用。主张选用多种角分化办法，以下降依据LUT的办法对存储器的要求。与运用各种分段、线性或多项式内插法的起伏紧缩结合，在进行需求正弦和余弦函数的I/Q组成时，精确预算正弦函数的榜首象限，或按[0, π/4]距离预算。相同，在没有ROM LUT的状况下，只需求依照逐次迫临的办法调用位移和添加操作，即可运用依据角旋转的办法有用生成杂乱信号。这种办法以盛行的CORDIC为代表，当硬件乘法器不行用时，或许出于速度或本钱考虑，应最大极限削减施行函数所需的栅级数量时（在FPGA或ASIC中），此办法一般比其他办法更快。相反，当硬件乘法器可用时（在DSP微处理器中总是如此），选用刺进办法和完好多项式核算（例如泰勒级数打开、切比雪夫多项式）的表查找要比CORDIC更快，尤其是要求高精度时。
图2.NCO的首要功用部分，以及与完好的直接数字频率组成器的差异，其间包括重构DAC和其相关的AAF。NCO部分可用于测验或仿真DAC
在软件中完结高精度NCO
好像闻名的惠普剖析仪，或许好像运用笔记AN-1323中描绘的那样，构建与最超卓的模仿振荡用具有平等或更超卓的失真功用的高精度沟通讯号振荡器并不简略，即便是针对音频频谱（直流至20 kHz规模）。可是，如前所述，运用嵌入式处理用具有的满意运算精度来履行相位核算(ωt)和正弦函数(sin(ωt))近似核算，然后完好施行软件，这明显有助于最大极限削减量化的晦气影响、噪声和由此导致的杂散。这意味着图2中的一切NCO功用模块都会转化成代码行（不是VHDL!），然后完结一个满意实时束缚的软件版别，以保证完结最小的采样速率和所需的频率带宽。
关于相位-正弦起伏转化引擎，完好的LUT计划或任何改变都需求用到太多的存储空间或太多的插值运算来完结完美的正弦一致性。相反，用于核算正弦近似值的多项式办法答应运用本钱极低的通用DSP，在杂乱性与精度之间达成了不错的平衡。多项式级数打开也很有吸引力，因为它相对简略，并且能够选用挑选的幂级数类型供给充沛的灵活性，并且调整算法来完结给定精度。它不需求很大的存储空间（或许不到100行SHARC DSP汇编代码），只需求几个RAM方位来存储多项式系数和变量，因为正弦值只在采样时刻核算。
首要，关于正弦近似值函数，明显会挑选运用具有恰当次序的泰勒/麦克劳林幂级数来满意方针精度。可是，因为幂级数在端点处往往会失效，所以在履行任何多项式求值之前，有必要将参数输入规模缩小到更小的区间。假如不缩小参数规模，只能运用十分高阶的多项式来支撑在功用域（例如[–π, +π]）中完结高精度。所以，需求对初等函数进行一些改换，以获取所需的约化参数，例如sin(|x|) = sin(f + k × π/2)和sin(f) = sin(x – k × π/2)，其间0 ≤f<π/2。因而，关于三角函数，要特别注意不要运用减法相消，防止严峻下降精度，并导致灾难性成果，特别是在运算精度极差的状况下。在咱们的比如中，当相位输入大于或挨近π/2的整数倍数时，会发生这种状况。
除了周期性和modulo-2π重复之外，sin(x)函数的对称性可用于进一步缩小近似值规模。鉴于正弦函数在区间[0, 2π]内，关于点x = π不对称，所以能够运用以下联系式：
将规模缩小到[0, π]。选用相同的办法，sin(x)在区间[0, π]内，关于由x = π/2界说的线对称，所以：
x在区间[0, π/2]以内，这会进一步缩小角输入近似值的规模。经过进一步缩小参数区间（例如[0, π/4]）来进步精度并不是有用办法，因为这需求一起预算正弦和余弦函数的值，如常用三角联系所示：sin(a+b) = sin(a) × cos(b) + cos(a) × sin(b)，从生成正交信号这一视点，这有其价值。
ADI公司的ADSP-21000系列运用手册第1卷描绘了一个近乎抱负的（用于嵌入式体系）正弦近似值函数，该函数依据为榜首个ADI DSP浮点处理器编写的幂级数优化，即ADSP-21020，后者根本上归于SHARC核。这种sin(x)的完结办法依赖于Hart等人4发布、由Cody和Waite5完善、适用于浮点运算的极大极小迫临多项式，以削减舍入过错和防止呈现前面说到的撤销。极大极小办法依赖于切比雪夫多项式和雷米兹沟通算法来确认所需的最大相对差错的系数。如图3中的MATLAB®所示，与第七阶泰勒多项式6比较，设置系数的细小改变或许会明显进步极小极大值的精度。为了完结精度与速度的最佳平衡，这个正弦近似值函数的角输入规模应该缩小到[–π/2至+π/2]区间内，且软件程序包括一个有用的规模减缩滤波器，约占总“正弦”子程序履行时刻的30%。
图3.不同于泰勒-麦克劳林办法环绕0进行界说，极小极大正弦迫临办法在[–π/2至+π/2]区间内，会最小化和均衡最大相对差错。
尽管一切核算都能够运用32位定点算法履行，但多年以来，最常见和最便利的数学核算格局是IEEE 754浮点规范，特别是在处理长数字时。作为一家DSP VLSI芯片制造商，ADI公司从一开端就首要选用了IEEE 754-1985规范。其时还没有单芯片浮点DSP处理器，只要简略的浮点乘法器和ALU核算IC，如ADSP-3212和ADSP-3222。这种格局代替了核算机职业的大多数专有格局，成为一切SHARC DSP处理器的本机格局，选用单精度32位、扩展精度40位，以及最近呈现的适用于ADSP-SC589 和ADSP-SC573的两层精度64位。
具有32位尾数的SHARC 40位扩展单精度浮点格局为这种正弦波生成运用供给了满意的精度(u 2–32)，且有助于坚持平等，Cody和Waite标明第15阶多项式的整体近似精度为32位，在[0至+π/2]输入域内具有均匀分布的差错。为了最大极限削减运算次数并坚持精度，最终的调整是对多项式核算履行霍纳规律，这是一种快速求幂的办法，能够求取一个点的多项式值，所以：
R1至R7是多项式级数的Cody和Waite系数，只需求进行8次乘法和7次加法即可核算任何输入参数ε[0, π/2]的正弦函数值。以汇编子程序的方法编写的完好sin(x)近似代码在SHARC处理器上大约履行22个中心周期。原有的汇编子程序在更改之后，在获取40位多项式浮点系数时履行同步双存储器拜访，以削减6个周期。
图4.软件DDS简化框图给出了处理单元之间的各种量化进程的数据运算格局和方位。
NCO 64位相位累加器自身在履行时，就用到了双精度2的小数格局的SHARC 32位ALU。供给存储器更新的整个相位累加器履行进程需求11个中心周期，因而，每个NCO输出样本都在约33个中心周期内生成。
图4中的框图显现了依据软件DSP的NCO的功用模块完结计划，每级都参阅了运算格局精度。此外，进行信号模仿重构以及完结完好的DDFS还需求用到一个或两个DAC及其模仿抗混叠滤波器电路。处理链的要害元件包括：
64位相位累加器（SHARC ALU双精度，带溢出）；
64位小数定点到40位浮点转化模块；
规模减缩模块[0至+ π/2]和象限挑选（Cody和Waite）；
正弦迫临算法（Hart），用于相位-起伏转化；
–1.0至+1.0规模内的sin(x)重构和归一化级；
LP FIR滤波器和sin(x)/x补偿（假如必要）；
以及40位浮点至D位定点转化和标度函数，以匹配DAC数字输入。
能够在NCO输出端放置一个可选的数字低通滤波器，以去除或许进入方针频段的杂散和噪声。或许，该滤波器能够供给插值和/或逆sin(x)/x频率响应补偿，详细由挑选用于模仿重构的DAC决议。这种低通FIR滤波器能够运用MATLAB Filter Designer东西规划。例如，假定采样频率为48 kSPS，带宽为DC至20 kHz，带内纹波为0.0001 dB，带外衰减为-150 dB，则能够施行具有40位浮点系数的高质量均衡纹波滤波器。它只要99个滤波系数，在单指令单数据(SISD)单核算单元形式下，总履行时刻将耗费约120个SHARC中心周期。经过数字滤波后，运用其间一个DSP同步串行端口，由DMA将核算的样本对发送至DAC。为了取得更好的速度功用，链接DMA操作也能够运用大型乒乓存储器缓冲区来支撑块处理操作。例如，块数据巨细能够等于FIR数据推迟线的长度。
为了完结最佳SFDR，在NCO上进行的最终调整
如前所述，NCO遭受杂散的首要原因是对相位累加器输出的切断，其次是针对经过核算或列表得出的正弦值的起伏量化。相位切断引起的差错经过相位调制（锯齿形）在载波频率邻近发生杂散，而正弦起伏量化引起与谐波相关的杂散，不过长期以来一向被认为是随机差错和噪声。现在，在Henry T. Nicholas和H. Samueli编撰的技能论文7中，从数学视点深化论述了相位累加器的操作。在深化剖析的根底上，提出了一种模型，将相位累加器视为分立式相位样本摆放生成器，并据此猜测频率杂散。不管相位累加器参数（M、N、W）是多少，相序的长度都等于
（其间GCD是最大公约数），如图4所示，由频率调谐字M最右边的位方位L决议。因而，L的值界说序列类别，这些类别互相同享自己的相位重量集，但依据
比率从头排序。这些在时域内生成的切断相位样本序列被用来经过DFT确认频率域内各杂散线各自的方位和巨细。这些序列还标明，M (FTW)的奇数值显现最低频率杂散的起伏，并主张对相位累加器进行简略的修正以满意这些最低程度的条件（只需在FTW中添加1 LSB）。如此，相位累加器的输出序列有必要一直具有相同的2N个相位元素，不管相位累加器的M值和初始内容是什么。之后，最差的杂散信号音起伏等级下降3.922 dB，等于SFDR_min (dBc) = 6.02 × W。由Nicholas更改的相位累加器为NCO供给了多种优势，首要，它消除了FTW最右边的位十分挨近MSB（FMCW运用中的频率扫描）的状况，其次，它让杂散起伏与频率调谐字M无关。这种修正能够经过按采样速率fS切换ALU LSB来轻松完结，假如FTW LSB置位至逻辑1，则能够仿真与相位累加器相同的行为。相位累加器巨细N = 64位时，关于所需频率FOUT的精度，能够将½ LSB偏移视为可疏忽的差错。
图5.FTW最右边非零位的方位确认了理论上SFDR的最差水平。由Nicholas修正的相位累加器处理了选用任何N值的问题，并且使NCO的SFDR最大。
选用32位输出相位字W时，由相位切断导致的最大杂散起伏会束缚为–192 dBc！正弦采样值的有限量化也会导致发生另一组频率杂散，该杂散一般被认为是噪声，可选用咱们熟知的SNRq(dB) = 6.02 × D + 1.76公式进行预算。这有必要添加到寄生参数中，因为相位-正弦起伏转化算法阶段的近似差错被认为是能够疏忽的，可是，有必要十分慎重地挑选相位-正弦近似算法和核算精度。
这些成果标明，从理论水平上，咱们的软件正弦NCO的线性和噪声都远远超越了测验市场上大多数高精度ADC所需的阈值。它依然需求找到信号链中最终一个、也是最要害的元件：重构DAC及其互补模仿抗混叠滤波器和相关的驱动电路，以满意预期的功用水平要求。
重构DAC：要害之处！
首要或许会挑选具有超卓的非线性差错（INL和DNL）规范的高精度DAC，例如超卓的20位高精度DACAD5791。可是它的分辨率只要20位，并且其R-2R结构不支撑施行信号重构，特别是发生十分纯的正弦曲线，这是因为在输入代码转化期间，它存在很大毛刺。传统的DAC架构依据二进制加权电流发生器或电阻网络构建，对数字直通和数字开关损害（例如外部或内部时序摇摆），以及数字输入位的其他开关不对称十分灵敏，特别是在会导致能量改变的严重改变期间。这就发生了与代码相关的瞬态，然后发生高起伏谐波杂散。
在20位以上的分辨率下，运用外部超线性快速采样和坚持放大器对DAC输出去毛刺并无太大协助，这是因为它在几十LSB下会生成自己的瞬态，且会因为重采样发生组推迟非线性。信号重构首要存在于通讯运用，经过运用分段架构（混适宜用于MSB的彻底解码部分和适用于最低有用位的二进制加权元件）来处理毛刺问题。惋惜的是，现在还没有超越16位精度的商用DAC。与NCO彻底可猜测的行为不同，DAC差错难以猜测和精确仿真，尤其是当制造商的动态规范很小或许不存在时，但专用于音频运用的DAC或ADC在外。插值过采样和多位∑-∆ DAC似乎是仅有的处理计划。这些先进的转化用具有高达32位的分辨率、超低失真和高信噪比，是在中低带宽内施行信号重构的最佳挑选。为了在音频频谱或稍宽的频段（20 kHz或40 kHz带宽）内完结超卓的噪声和失真功用，能够运用ADI公司产品系列中超卓的∑-∆ DAC产品，音频立体声DACAD1955， 尽管分辨率最高为24位，这款DAC依然是市场上十分受欢迎的音频DAC。
这款音频DAC于2004年推出，依据多位Σ-Δ调制器和过采样技能，合作各种技巧，用于缓解这种转化自身固有的失真和其他问题。8
即便现在，AD1955选用的插值LP FIR滤波器依然是同类超卓产品。它具有极高的阻带衰减(≈–120 dB)和极低的带内波纹(≈±0.0001 dB)。它的两个（左边和右侧通道）DAC能够以最高200 kSPS速度运转，但在48 kSPS和96 kSPS时完结最佳沟通功用，其动态规模以及立体声形式下的SNR，都支撑典型的EIAJ规范、A加权120 dB系数。在单声道形式下，两个通道一起异相组合，功用有望进步3 dB。可是，关于宽带运用，这些规范不太实践，这是因为它们是组成的，带宽规模在20 Hz至20 kHz之间。带外噪声和杂散不会超越20 kHz，部分是因为EIAJ规范、A加权滤波器和音频职业规范界说。这种满意特定音频丈量要求的带通滤波器模仿人耳的频率响应，与未滤波的丈量值比较，功用进步3 dB。
DDFS硬件演示渠道：选用AD1955完结正弦波重构
整套DDFS运用两个评价板完结，一个支撑DSP处理器，一个适用于选用AD1955 DAC进行模仿信号重构。挑选第2代SHARC ADSP-21161N评价板的原因在于其可用性、易用性，以及适宜任何音频运用的精简装备。现在仍在量产的ADSP-21161N于不久之前规划，支撑工业高端消费电子和专业音频运用，供给高达110 Mips和660 MFlops，或220 MMACS/s容量。与最新一代的SHARC处理器比较，ADSP-21161N最大的不同在于它选用较短的3级指令管道、一个片内1 Mb三端口RAM，以及数量更少的外设。精准信号音生成器的最终和最要害的级依据AD1955评价板，该板有必要从软件NCO供给的样本中，以彻底复原的办法重构模仿信号。这个评价板带有一个抗混叠滤波器(AAF)，优化音频带宽来满意Nyquist规范，除了常用的S/PDIF或AES-EBU接收器外，还配有两个串行音频接口，用于支撑PCM/I2S和DSD数字流。PCM/I2S串行链路连接器用于将AD1955 DAC板连接到ADSP-21161N EVB的串行端口1和3连接器(J)。这两个板都能够装备为选用I2S PCM或DSP形式，以48 kSPS、96 kSPS或192 kSPS采样速率运转。DSP串行端口1生成左右通道数据、字挑选或左/右帧同步，以及双频DAC的数字输入接口所需的SCK位时钟信号。串行端口3仅用于生成运转DAC内插滤波器和Σ-Δ调制器所需的DAC主时钟MCLK，调制器以比输入采样频率(48 kSPS)快256倍（默许）的速度运转。因为一切DAC时钟信号都由DSP生成，所以运用Crystek供给的超低噪声振荡器CCHD-957代替了板原有的低本钱爱普生时钟振荡器。其相位噪声在1 kHz下或许低至–148 dB/Hz，适用于24.576 MHz输出频率。
在模仿输出端，有源I/V转化器有必要用于在恒共模电压下（一般为2.8 V）坚持AD1955电流差分输出，以最大极限削减失真。像AD797 这样的超低失真和超低噪声的高精度运算放大器能够满意此需求，还可用于处理模仿信号重构。 因为两个差分输出由DSP别离处理，因而挑选了具有AAF拓扑结构的立体声输出装备，而不是单声道形式。这个AAF运用LTspice® XVII进行仿真，成果如图6所示。因为滤波器的最终一部分是无源的，所以应该像最近推出的ADA4945那样添加一个有源差分缓冲级。这种具有低噪声、超低失真、快速树立时刻特性的全差分放大器是近乎完美的驱动任何高分辨率SAR和Σ-Δ ADC的DAC配件。ADA4945具有相对较大的共模输出电压规模和超卓的直流特性，能够供给超卓的输出平衡，有助于按捺偶数阶谐波失真产品。
EVB三阶滤波器的–3 dB截止频率为76 kHz，在500 kHz下仅衰减–31 db。这款低通滤波用具有超卓的带内平整性，但带外衰减有必要大幅改进，即便是限于朴实的重构音频运用。要按捺DAC成型噪声和调制器时钟频率MCLK，就有必要满意这一点。依据软件DDS的详细运用，用于单信号音生成器或恣意波形生成器（生成杂乱波形时为AWG），有必要优化AAF，以处理带外衰减或群推迟失真。以咱们了解的SRS DS360超低失真函数生成器为例进行比较，选用7阶Cauer AAF可到达相似的采样速率。信号重构由AD1862完结，后者是一款串行输入20位分段R-2R DAC，适用于数字音频运用。AD1862在高达768 kHz (×16 fS)频率下能够坚持20位字采样速率，且具有超卓的噪声和线性度。它支撑单端电流输出，所以能够运用最超卓的放大器来施行外部I-V转化。
图6.LTspice仿真AD1955 EVB三阶抗混叠滤波器（立体声装备）的频率响应。
AD1955和SHARC DSP组合针对多种高分辨率SAR ADC施行测验，例如AD4020，其间未设置外部可选无源滤波器。默许状况下，根底AD4020评价板除了板载ADA4807驱动器之外，并无其他选项可用。用于在V_REF/2共模电压下偏置ADC输入的简略电路供给恰当低的300 Ω输入阻抗，需求运用信号阻隔、沟通耦合，或运用外部差分放大器模块，例如eval-ADA4945-1。电路笔记CN-0513中描绘的AD4020参阅规划板便是一项不错的挑选。它包括一个分立式可编程增益外表放大器(PGIA)，供给高输入阻抗，支撑±5 V差分输入信号(G = 1)。尽管这些AD4020板和它们的SDP-H1操控器不支撑相干采样收集，但它们具有超卓的样本波形捕捉长度，最高可达1M。因而，能够完结具有可选窗口的FFT，供给超卓的频率分辨率和低本底噪声。例如，关于7项Blackman-Harris窗口，图7中所示的1 Mpts FFT图描绘了AD1955在生成的990.059 Hz正弦波下的失真水平。二次谐波是350 kHz带宽内–111.8 dBc下的最大失真重量和最大杂散。可是，在考虑整个806 kHz ADC Nyquist带宽时，SFDR受∑-∆ DAC调制器、内插滤波器频率和其二次谐波（384 kHz和768 kHz）束缚。
图7.从1 M点FFT剖析中能够看出，在低于–111 dBc下具有不错的失真功用，在1 kHz输入频率下，10 kHz至200 kHz频段内呈现最大杂散。本底噪声约为–146 dBFS。
在相同条件下，对传统的AD1862进行测验，成果显现频率行为稍微不同。在差分装备下，两个20位DAC的时钟速度约为500 kSPS，在1.130566 kHz下，本底噪声为–151 dBFS，正弦输出水平为12 V p-p时的THD为–104.5 dB。在AD4020 Nyquist带宽(806 kHz)下，SFDR挨近106 dB，受三阶谐波束缚。DAC重构滤波器依据两个AD743 低噪声FET放大器，与AD1955评价板中的滤波器相同，归于三阶滤波器，可是-3 dB时的截止频率为35 kHz。
为了变得有用，依据DDS的生成器需求选用不错的滤波器，支撑在约250 kHz下完结大于100 dB衰减，以生成到达25 kHz CW信号频率规模的直流。这能够运用六阶切比雪夫滤波器完结，乃至运用用于显现超卓带内平整度的六阶巴特沃兹低通滤波器完结。滤波器阶将被最小化，以束缚模仿级的数量和问题点，例如噪声和失真。
定论
在规范估板上施行的初级和开箱即用测验显现，用于传统正弦波CW生成的依据处理器的DDS技能要完结高功用指日可下。经过精心规划重构滤波器和模仿输出缓冲级，能够完结–120 dBc谐波失真系数。依据DSP的NCO/DDS不只遭到单信号音正弦波生成束缚。经过运用具有适宜的截止频率，且无其他硬件改变的优化AAF（贝塞尔或巴特沃兹），相同的DSP和DAC组合可用作高功用AWG来生成任何类型的波形，例如，彻底组成可设置参数的多信号音正弦波（能够彻底操控每个重量的相位和起伏）来施行IMD测验。
因为浮点算法关于要求高精度和/或高动态规模的运用至关重要，现在，低本钱ADSP-21571或SoCADSP-SC571（ARM®和SHARC）等SHARC+ DSP处理器实践上是业界的实时处理规范，支撑最高10 MSPS的算计采样速率。双SHARC内核和其硬件加速度计选用500 MHz时钟频率，能够供给高于5 Gflops的核算功用和数十个内部专用SRAM，后者是生成各种波形，以及施行杂乱的剖析处理需求的根本组成部分。此类运用标明，在施行精准的数字信号处理时，并非一定要体系性地运用硬件可编程处理计划。得益于ADI公司的CCES、VDSP++ C和C++编译器，以及全套仿真器和实时调试器，浮点处理器及其整个开发环境能够快速轻松地从仿真器（例如MATLAB）移植代码，以及快速施行调试
