基于FPGA的整数倍分频器设计-偶数倍分频器的实现非常简单，只需要一个计数器进行计数就能实现。如需要N分频器（N为偶数），就可以由待分频的时钟触发计数器进行计数，当计数器从0计数到N/2-1时，将输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟开始从零计数。
基于复杂可编程逻辑器件和VHDL语言实现半整数分频器的设计-在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于cpld（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。
基于FPGA的整数倍分频器设计-偶数倍分频器的实现非常简单，只需要一个计数器进行计数就能实现。如需要N分频器（N为偶数），就可以由待分频的时钟触发计数器进行计数，当计数器从0计数到N/2-1时，将输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟开始从零计数。
基于复杂可编程逻辑器件和VHDL语言实现半整数分频器的设计-在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于cpld（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。
