在FPGA中实现嵌入式逻辑分析仪的系统开发与调试应用-嵌入式逻辑分析仪Signal Tap II在对系统硬件模块进行监测时，是将测得的样本数据暂存于目标器件的RAM中，然后通过器件的JTAG端口和Byte Blaster II下载线一起将样本数据信息传出并送入计算机进行数据分析。Signal Tap II允许对设计中所有层次模块的信号进行监测，可以使用多时钟驱动，还能通过设置用以确定前后触发信号信息的比例。其使用方法步骤如下：
采用内部或者嵌入式逻辑分析仪推动FPGA调试技术改变-进行硬件设计的功能调试时，FPGA的再编程能力是关键的优点。CPLD和FPGA早期使用时，如果发现设计不能正常工作，工程师就使用“调试钩”的方法。先将要观察的FPGA内部信号引到引脚，然后用外部的逻辑分析仪捕获数据。
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