基于可编程逻辑芯片和CPU实现数字锁相环频率合成器的设计-数字锁相环频率合成系统的工作原理是：锁相环对高稳定度的基准频率（通常由晶体振荡器直接或经分频后提供）进行精确锁定，环内串接可编程的分频器，通过编程改变分频器的分频比，使环路总的分频比为N（可通过编程改变），从而环路稳定的输出 N倍的基准频率，而整个程序和系统的控制是要由CPU来完成的。
基于复杂可编程逻辑器件和VHDL语言实现半整数分频器的设计-在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于cpld（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。
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