FPGA学习verilog代码的经验总结- 既然HDL设计是并行的，那么就只能各个击破了。我的习惯是先抓几个重要端口，比如时钟(CLK)、复位(RESET)等出现频率比较高的端口，把它先弄清楚，比如时钟是什么频率的?复位是高有效还是低有效?