上周我跟我同事说，“ 两种语言阻碍了嵌入式系统开发人员和软件工程师借助Zynq SOCs来提升系统性能。”那就是“Verilog” 和 “
做了这么些年的开关电源设计，一个很让我心里忐忑的事就是新做的样机进行初次上电，担心炸机。相信很多工程师跟我一样深有体会，把自己的新样机在上电之前检查再检查，生怕哪个地方有焊错焊反搭焊或者说有地方短路，
十几年前，当笔者怀着一颗热气腾腾的拳拳报国之心跳入嵌入式这个坑时，作为家门长辈和电子行业里的老前辈，洒家的四叔经常带着追忆往昔的陶醉之情，跟我讲起他当年干产品做项目时的光辉路程。看着他陶醉地吹牛逼，再
