FPGA、PLD、CPLD之间的杂乱关系-fpga你可以理解成把一堆逻辑器件比如与门,或门,选择器等放在一个盒子里,盒子周围就是片子的引脚。通过逻辑编写,把许多的门和许多选择器等器件串联或并联引脚上。就等于把数电实验在fpga里面做。
某一时刻哪一个寄存器向数据总线输出数据,是由信号X0、X1、X2决定的,图2-14为数据输出选择器原理图。数据输出选择器原理图表2-8给出了数据输出选择器的使用方法。表2-8数据输出选择器使用法X2.
高压精密极值信号选择器
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