1.PHASELOCKEDLOOP（PLL）S3C6410里包含三个PLL(锁相环)，APLL,MPLL,EPLL，通过设置它们将输入时钟同步输出达到操作CPU的工作频率…
最近制作了一个锁相环，用于产生大概65MHZ~73MHZ的振荡频率。由于MC12022的最高输入频率可以达到1GHZ，而MC1648的最高振荡频率是225MHZ，所
为使用更更高的波特率，则需要更更高的外设时钟的频率。这个时候就需要用到锁相环(PLL)了。锁相环可以对输入的时钟进行分频、升频后进行输出。MCK可以使用的锁相环为PLLA，而PLLA的输入时钟为M
针对无线电能传输频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄和无超前滞后环节，单独模块设计修改繁琐等问题,对自变模全数字锁相环进行改进, 与传统的全数字锁相环相比，该锁相环采用可变模分
小白必看！MEMS时钟振荡器在射频系统中的经典应用方案-结合了MEMS和高分辨率锁相环电路的DCXO，能支持最小量化噪声设计的高速数字锁相环路和不受频率牵引范围影响的相位噪声，适合于应用到各种射频和通
