以FPGA为核心的纯数字真随机数发生器设计与实现-其中n是输入序列的个数,bi是每个序列的偏置。容易看出b≤bi(1≤i≤n),等式当且仅当在bi=0()或者bi=1/2()时成立。简而言之,异或运算显着地减小了独立输入序列的偏置。假设n=16且所有bi=1/3,那么b=0.000 761可以忽略不计。
以FPGA为核心的纯数字真随机数发生器设计与实现-其中n是输入序列的个数,bi是每个序列的偏置。容易看出b≤bi(1≤i≤n),等式当且仅当在bi=0()或者bi=1/2()时成立。简而言之,异或运算显着地减小了独立输入序列的偏置。假设n=16且所有bi=1/3,那么b=0.000 761可以忽略不计。