VHDL设计是行为级设计，所带来的问题是设计者的设计思考与电路结构相脱节。实际设计过程中，由于每个工程师对语言规则和电路行为的理解程度不同，每个人的编程风格各异，往往同样的系统功能，描述的方式不一，综