外置SRAM一般配有一个并行接口。考虑到大多数根据SRAM的运用的存储器要求，挑选并行接口并不令人惊奇。关于现已(和仍在)运用SRAM的高功用(首要是缓存)运用而言，与串行接口比较，并行接口具有显着优势。但这种状况好像行将改动。
虽然可以供给高于串行接口的功用，但并行接口也有下风。其间最显着的是，无论是从电路板空间仍是从引脚数要求的视点而言，并行接口的尺度都远远大于串行接口。例如，一个简略的4Mb SRAM最多或许需求43个引脚才能与一个控制器相连。在运用一个4Mb SRAM时，咱们的要求或许如下：
A.最多存储256K的16位字
B.最多存储512K的8位字
关于“A”，咱们需求运用18个引脚来挑选一个地址(由于存在2^18种或许)，并另需运用16个引脚来进行实际上的数据输入/输出。除了这34个引脚之外，使能咱们还需求更多连接来完成使能芯片、使能使能输出、使能使能写入等功用。关于“B”，咱们需求的引脚相对较少：19个引脚用于挑选地址，8个用于输入/输入。但开支(使能芯片、使能写入等)坚持不变。关于一个包容这些引脚的封装而言，仅从面积的视点而言，其尺度现已很大。
一旦地址被挑选后，一个字(或其倍数)将被快速读取或写入。关于需求较高存取速度的运用而言，这些SRAM是抱负挑选。在运用SRAM的大多数常见体系中，这种优势使得“太多引脚”的下风变得可以忽略不计，这些体系的控制器需求履行极端杂乱的功用，因而需求一个很大的缓存。曩昔，这些控制器一般较大，配有满意的接口引脚。控制器较小、引脚较少的运用不得不将就运用嵌入式RAM。
在一个装备串行接口的存储器芯片中，位元是被串行存取的(一次存取1位到4位)。与并行接口比较，这使得串行接口愈加简略和细巧，但一般吞吐量也更小。这个下风让大多数运用SRAM的体系弃用了串行接口。虽然如此，新一代运用的存储器要求有或许很快打破引脚数和速度之间的平衡。
职业发展趋势
处理器日趋强壮，尺度越来越小。愈加强壮的处理器需求缓存进行相应的改善。但与此同时，每一个新的工艺节点让添加嵌入式缓存变得越来越困难。SRAM具有一个6晶体管架构(逻辑区一般包含4个晶体管/单元)。这意味着，跟着工艺节点不断缩小，每平方厘米上的晶体管的数量将会十分多。这种极高的晶体管密度会形成许多问题，其间包含：
更易呈现软过错：工艺节点从130nm缩小到22nm后，软过错率估计将添加7倍。
更低的成品率：由于位单元跟着晶体管密度的添加而缩小，SRAM区域更简单因工艺改动呈现缺点。这些缺点将下降处理器芯片的总成品率。
更高的功耗：假如SRAM的位单元必需与逻辑位单元的巨细相同，那么SRAM的晶体管就有必要小于逻辑晶体管。较小的晶体管会导致走漏电流升高，然后添加待机功耗。
另一个技能发展趋势是可穿戴电子产品的呈现。关于智能手表、健身手环等可穿戴设备而言，尺度和功耗是关键要素。由于电路板的空间有限，MCU有必要做得很小，并且有必要可以运用便携式电池供给的细小电量运转。
片上缓存难以满意上述要求。未来的可穿戴设备将会具有更多功用。因而，片上缓存将无法满意要求，对外置缓存的需求将会升高。在所有存储器选项中，SRAM最合适被用作外置缓存，由于它们的待机电流小于DRAM，存取速度高于DRAM和闪存。
串行接口的兴起
当咱们调查电子产品近些年的演进进程时，咱们会留意到一个重要趋势：每一代设备的尺度越来越小，而功用却坚持不变乃至升高。这种缩小现象可以归因于以下现实：电路板上的每个组件都在变小，然后形成了这样的整体作用。早在1965年，高登·摩尔就在他出名的摩尔定律中猜测了电路的缩小趋势。可是，这个缩小趋势并未产生在所有类型的电路中。例如，逻辑电路比SRAM电路缩小了许多倍。这形成了一个扎手的问题：即嵌入式SRAM开端占有90%的控制器空间。嵌入式SRAM的有限缩小还阻挠了控制器以相应于逻辑区域的程度缩小。因而，本钱(与晶粒面积成正比)的降幅并未到达应有的程度。由于处理器/控制器的中心功用由逻辑区履行，将嵌入式SRAM移出芯片并以外置SRAM取而代之开端具有含义。
此外，可穿戴和物联网设备的迅猛发展也是这一趋势的推进要素。与其它任何规划要求比较，这些设备最重视细巧的规划。因而，最小的MCU合适此类电路板，鉴于上述原因，这个“最小的MCU”极有或许不搭载一个嵌入式缓存。相同，它也或许没有太多的引脚。
所有这些发展趋势都指向一个要求：一个细巧、可以只扮演缓存的人物、并能运用最小数量的引脚相连的外置SRAM。串行SRAM便是专为满意这个要求而量身定做的。存储器在高速功用并非最重要要素的其它存储器(DRAM、闪存等)中，串行接口现已代替了并行接口。由于存在需求SRAM的运用，串行SRAM在SRAM商场中一向处于小众位置。在空间十分有限的特定运用中，它们一向是低功耗、小尺度代替计划。现在，在峰值时钟速率为20MHz(10MB/s带宽)条件下，串行SRAM最大容量为1Mbit。比较之下，并行SRAM的带宽高达250MB/s，并支撑最大64Mbit的容量。下表对比了一个通用型256Kbit并行SRAM和一个256Kbit串行SRAM。
由于所需驱动的引脚数较少，并且速度更低，串行接口存储器一般比并行接口存储器耗费更少的电能，并且其最大的优点在于较小的尺度-无论是从设备尺度仍是从引脚数的视点而言。最小的并行 SRAM封装是24球BGA，而串行SRAM供给8引脚SOIC封装。但必需留意的是，WL-CSP是最小封装，许多并行和串行存储器厂商支撑CSP封装。商场上的并行SRAM胜过串行SRAM的当地是功用-尤其是在存取时间上。凭仗宽得多的总线，并行SRAM可以最大支撑200MBps的吞吐量，而大多数得到广泛运用的串行SRAM最多只支撑40MBps。
如上表所示，存储器存储器串行接口存储器在功用方面落后并行接口存储器。由于数据流是次序的，它们不能供给相同的吞吐量。因而，串行存储器存储器最合适那些重视尺度和功耗胜过存取时间的便携式设备，如手持设备和可穿戴设备。
未来将会怎样
在物联网和可穿戴设备昌盛之前，串行 SRAM 的赢利还不足以招引干流SRAM厂商的留意力。实际上，首要的串行SRAM厂商便是Microchip和On-semi。关于这两家公司而言，SRAM并非它们的中心事务，在营收中的占比也很小。另一方面，静态RAM范畴的商场首领(如赛普拉斯、ISSI和Renesas)一向以来只专心于并行SRAM。
这种状况或许会产生改动。跟着串行SRAM的商机不断增多，咱们很快就会看到传统的SRAM厂商将进军串行SRAM范畴。未来几年，串行SRAM的产品道路图注定会呈现(由于这些公司具有活跃推进SRAM技能不断进步的悠长前史)。容量和带宽将是两大推进力。静态RAM范畴的商场首领赛普拉斯现已将串行SRAM归入到其异步SRAM产品道路图中。现实上，赛普拉斯和Spansion的兼并意味着，赛普拉斯现已把握了最新的Hyperbus技能(由Spansion创始)，该技能可以经过一个串行接口供给高达400MBps的吞吐量，因而，在这方面完胜DRAM。跟着干流SRAM厂商进入该商场，开发人员不久将会取得最先进的串行SRAM。
大吞吐量、细巧的串行接口SRAM给咱们带来了无限的或许性。它最终有或许成为很多电路板上今世嵌入式SRAM和并行SRAM的全产业继承者。
