摘要：针对LVDS接口，研讨并完结了一种根据FPGA的LVDS过采样技能，要点对LVDS过采样技能中体系组成、ISERDESE2、时钟采样、数据康复单元、时钟同步状况机等要害技能进行了描绘，并根据Xilinx FPGA进行了验证，传输速率到达了1.25Gbps。文章的研讨为根据FPGA完结体系之间的高速互连具有必定的工程参考价值。
0 导言
在数字体系互联规划中，高速串行传输办法正逐渐代替并行传输办法成为干流。作为串行传输规范的一种，低电压差分信号传输(LVDS)接口具有高速率、低功耗、低噪声和低电磁搅扰等长处，广泛运用于高速数字体系规划中。而在实践运用中，选用现场可编程门阵列(FPGA)完结高速LVDS是一种性价比较高的技能途径。
跟着半导体工艺的前进，FPGA的功用和集成度在不断提高，在FPGA芯片中均集成SelectIO资源，经过装备逻辑资源和I/O，能够生成支撑LVDS规范的接口，完结高速LVDS接口互联通讯。在传统的LVDS互连规划中，均选用同步采样办法，在发送端，一组数据随同一个时钟一起传输，在接纳端，运用一个时钟去收集数据。在Xilinx最新的7系列器材中，支撑一种异步过采样办法，当采样的数据时钟附近时(±100ppm)运用SelectIO资源中的ISEKDES2原语能够完结4X最高频率为1.25Gbps的异步过采样。
本文介绍了一种根据FPGA完结异步LVDS过采样的技能，要点对体系组成、ISERDESE2、时钟采样、数据康复单元、时钟同步状况机等要害技能进行了描绘，并根据Xilinx FPGA进行了验证，传输速率到达了1.25Gbps。
1 异步过采样体系组成
本文选用Xilinx公司的7系列FPGA作为中心器材，根据SelectIO资源完结了1.25Gbps的4X异步LVDS过采样技能。体系中包含ISERDESE 2、OSERDESE2、IDELAYE2、IDELAYCTRL、MMCME2、数据康复单元(DRU)和时钟对齐状况机等功用单元，如图1所示。
关于输入的1.25Gbps数据流，复制成两路进入ISERDESE2，完结4X采样。ISERDESE2/OSERDESE2担任完结输入数据的串并/并串转化。
MMCME2担任将外部输入的125MHz时钟倍频产生各种不同的时钟，供给给ISERDESE2/OSERDESE2、DRU、时钟对状况机等逻辑运用。其间，CLK和CLK90频率为625MHz，经过BUFIO供给给ISERDESE2/OSERDESE2运用，IntClk和IntClkDiv分别为625MHz和312.5MHz，经过BUFG供给给DRU、ISERDESE2/OSERDESE2并行端、内部FPGA操控等逻辑运用。ClkRef为310MHz，供给给IDELAYCTRL运用。
DRU担任完结ISERDESE2串行端数据和并行端数据之间的跨时钟域规划。时钟对齐状况机担任完结BUFG和BUFIO不一起钟域之间的相位对齐。
2 要害规划
2.1 ISERDESE2
相关于Virtex-5系列FPGA中的ISERDES和Virtex-6系列FPGA中的ISERDESE1比较，7系列FPGA中的ISERDESE2完结下述的不同功用：
(1)供给IDDR触发器功用;
(2)供给一种专用的串并转化器，该转化器有特别的时钟和逻辑特征，用于高速源同步运用;
(3)支撑存储器方式，可支撑QDR、DDR3等不同的存储器接口;
(4)支撑过采样方式。
在曾经的规划中，过采样是经过FPGA内部的SL%&&&&&%E触发器完结的，而在7系列FPGA中，过采样是经过装备ISERDESE2完结的，如图2所示。
2.2 时钟采样
MMCME2产生两个时钟CLK和CLK90用于ISERDESE2，两个时钟的正沿和负沿均被运用，相当于四个时钟。关于输入数据流，经过IBUFDS DIFFOUT复制成两路，一路的相位没有改动，别的一路经过IDELAYE2相位偏移45°。相位偏移过的数据送入从ISERDESE2，完结了双倍的数据采样率。
经过组合四个时钟相位和两路数据，完结了八个时钟采样相位，如图3所示。
如图3所示，经过IDELAYE2完结输入数据的相位改动，而IDELAYE2的改动是经过IDELAYCTRL操控的。CLK和CLK90作业频率为625MHz，0°、90°、180°和270°的时钟沿方位分别在0、400、800和1200ps。输入数据流频率为1.25Gbps，相位偏移45°时，数据有必要推迟
200ps。IDELAYCTRL规划频率为310MHz，单拍推迟为52ps，为了完结200ps的推迟，需推迟4拍。因而，关于主ISERDESE2，IDELAY VALUE值设为0，关于从ISERDESE2，IDELAY VALUE值设为4。
2.3 DRU
用于ISERDESE2的CLK和CLK90均为部分时钟，只能作业在固定的I/O区域。ISERDESE2输出数据有必要从部分时钟域(BUFIO)搬到大局时钟域(BUFG)中进行，需求进行跨时钟域(CDC)操作。
CDC操作在FPGA逻辑中以寄存器组方式完结。DRU中完结了CDC寄存器组和一些比较逻辑。
2.3.1 边缘检测
输入FPGA的数据流的采样和比较点见图4。
数据流经过CLK0、CLK90、CLK180和CLK270四个时钟进行采样，采样点产生在时钟和数据流向穿插时，这些采样点根据格局Qx[M or S]x进行命名。其间，Qx标明ISERDESE2的输出Q1、Q2、Q3或Q4，Mx或Sx标明数据输出来源于主ISERDESE2或从ISERDESE2。
衔接采样点的E4[0]到E4[3]标明DRU比较数据和寻觅数据边缘的方位。四个方位点的公式为：
DRU边缘检测电路如图5所示。检测电路展现了数据从ISERDESE2到DRU逻辑的流程，为了优化时序，在ISERDESE2和逻辑之间增减了一级寄存器。一起也展现了从ISERDESE2的Q4输出端时怎么存储上一次的采样点并和新一次采样进行比较。
2.3.2 数据挑选
当完结数据比较和边缘检测后，DRU需求对比较的数据进行处理。在规划中，选用一个简略的状况机，根据数据边缘的方位和它搬迁的方位，挑选远离数据边缘的方位作为采样点。
因为电压和温度的改动，源时钟和接纳时钟之间颤动、相位的不同，抱负的采样点应该是左右移动的。也就是说E4[0]到E4[3]的等式值总是改动的，根据这些改动值，状况机状况产生搬迁，如图6所示。
表1给出了数据挑选的对应联系，其间，EQ标明当时状况机的方位，DQ标明互连逻辑中运用的采样值。在过采样方式下的每个ISERDESE2是经过两组IDDR触发器完结的，因而DO标明应该运用哪一组触发器作为最抱负的采样点。
2.4 时钟对齐状况机
在规划中，BUFIO和BUFG两个时钟域之间的相位联系不确定。为了在不同的时钟域之间传输数据，需求完结CDC逻辑，两个时钟之间相位有必要对齐。时钟对齐电路选用了一个FPGA I/O区域内一切的I/O管脚具有相一起序特性的原理。
一个OSERDESE2被BUFG时钟域的时钟(IntClk、IntClkDiv)驱动，而且装载一个固定的数据模板。OSERDESE2在IntClk频率下输出一个时钟模板。经过反应途径，时钟模板被相邻的ISERDESE2捕获，ISERDESE2作业在BUFIO时钟域。经过这种技能，能够丈量不同的两个时钟之间的相位联系。运用MMCM中有一个小的状况机，能够完结独立的相位改动的才能，BUFG时钟产生相位改动，以习惯BUFIO时钟域的相位。
3 仿真与验证
本论文选用XC7K325T芯片异步LVDS过采样进行规划和完结，并选用ISIM13.3进行仿真验证，选用ISE13.3进行归纳、布局布线、生成bit文件。
将生成的bit文件下载到Xilinx评价版KC705中，并进行测验、验证。实践测验结果标明：根据FPGA的异步LVDS过采样体系功用正确，传输速率到达了1.25Gbps。
4 结束语
本文针对LVDS接口，研讨并完结了一种根据FPGA的LVDS过采样技能，要点对LVDS过采样中体系组成、ISERDESE2、时钟采样、数据康复单元、时钟同步状况机等要害技能进行了描绘，并根据Xilinx评价板进行了验证。经严厉测验验证标明：根据FPGA完结的异步LVDS过采样技能功用正确，传输速率到达1.25Gbps。
