导言
弹载SAR制导是将SAR技能运用于自动雷达导引头，可有用进步全天候、全地利的勘探才能。相对于其他办法的制导技能，弹载SAR成像制导技能所需的数据存储量和核算量大，导致其硬件本钱、功耗、体积等都难以完结，然后约束了其在准确制导武器装备中的运用［1］。跟着微电子技能和数字信号处理技能的开展，FPGA和DSP的强大数据处理才能，处理了弹载SAR制导运用的瓶颈问题，SAR制导技能运用成为近年来准确制导技能研究的热门。弹载SAR成像技能完结的首要难点是数据量大、信号处理杂乱、实时性要求高。实时成像要求信号处理体系能够在必定的时间内，完结对回波数据的处理，信号处理的速度有必要高于回波信号的数据率。因为DSP运用灵敏、处理精度高，前期的信号处理首要选用DSP技能。近年来，因为FPGA选用硬件并行处理架构，数据速率高、资源丰富，易于完结高度并行、流水处理的特色，选用FPGA进行实时处理取得了飞速开展。本文针对弹载SAR成像技能难点，提出了一种根据FPGA+DSP弹载SAR成像信号处理体系的规划办法，该办法处理了数据量大的前端处理和算法实时成像的问题。
1 、体系规划
信号处理单元是弹载SAR信号处理体系的中心单元。体系选用FPGA+DSP的信号处理硬件结构，FPGA和DSP别离完结回波数据的预处理和成像算法的完结，所规划的信号处理体系全体结构如图1所示，体系由信号处理主板和数据收集子板构成。信号处理主板首要完结回波数据的预处理、成像算法处理和数据传输接口的扩展，数据收集子板首要完结数据收集和数据输出使命。体系经过AD对线性调频收发机输出的差频信号以100 MS/s的采样率进行采样，将采样后的差频信号传送给FPGA进行信号预处理，FPGA首要完结对差频信号的数字低通滤波，滤除差频信号不规则区的高频重量，并对低通滤波后的信号进行数字正交变换，得到正交的I、Q两路信号。DSP接纳到FPGA预处理后的差频信号，对其进行SAR信号处理，首要完结对SAR信号的剩下相位项补偿、间隔徙动校对、间隔向匹配滤波和方位向匹配滤波。
1.1 A/D转化电路
A/D转化电路是信号处理体系的重要组成部分，本文所规划的体系能够一起接纳两路中频模仿信号。体系选用AD6645模数转化芯片，AD6645是一款高速、高功能、14 bit单芯片模数转化器，芯片上集成了采样坚持器和基准电压源，其最大采样速率可到达105 Mb/s。因为信号会经过衰减和增益级进行处理，AD6645的差分输入不只改进了片内功能，并且使前端信号输入电路具有高共模按捺功能，能够极大按捺接地和电源噪声等杂声信号。AD6645的差分输入阻抗为1 ，模仿输入功率仅要求为-2 dBm，然后简化了驱动放大器的规划。因而，数据收集子板选用ADT4-1WT射频变压器来驱动AD6645的差分模仿输入，并在变压器副边上运用串联电阻 ，将变压器与A/D阻隔开来，以约束从A/D流回到变压器次级的动态电流量，经过射频变压器作为驱动输入不只不耗费功率，并且所发生的噪声能够忽略不计，A/D转化电路如图2所示。
1.2 FPGA模块规划
FPGA模块规划的电路如图3所示，体系选用Xilinx公司Virtex II Pro系列的XC2VP30作为数据的预处理。XC2VP30集成了2个32位的PowerPC405处理器硬核、8个I/O Bank、8个DCM、30 186个Logic Cells、136个18×18 bit乘法器模块、13 696个Slice和136个18 KB的Block RAM。体系选用50 MHz外部晶振作为整个体系的时钟源，使用XC2VP30内部的时钟管理器DCM，别离为AD6645、异步FIFO和DSP供给时钟源。DCM输出的CLKFX的80 MHz时钟信号分为两路，一路经过射频变压器ADT4-1WT沟通耦合到和引脚，作为AD6645采样时钟信号，确保14位AD输出的精度和低相位噪声。另一路直接送入WR_CLK引脚，作为异步FIFO的写周期。DCM输出的50 MHz的CLK0时钟信号，经过DSP的内部PLL的12倍频为DSP供给600 MHz时钟［6-8］。
1.3 DSP与FPGA接口电路规划
体系选用TI公司32位TMS320C6416作为信号处理主板的中心处理器，其首要使命是完结SAR成像算法。为了完结DSP与FPGA数据高速无误的传输，体系经过FPGA完结异步FIFO把从A/D写入到FPGA的数据准确无误地传送到DSP的EMIF接口［9］。图4所示为TMS320C6416与FPGA的接口衔接图，DSP经过EMIF接口与FPGA完结的异步FIFO进行通讯，经过设置EMIF操控的存储器为SRAM类型，将FPGA作为DSP的外部SRAM。EMIF为TMS320C6416的外部存储器接口，由EMIFA和EMIFB两个端口组成。体系选取FIFO的宽度为32 bit，深度为192 000，高16位存正交I路信号，低16位存正交Q路信号，选用异步办法传输数据。为规划FIFO的读写使能信号。图5所示为DSP读异步FIFO的时序图。当FIFO缓存到达半满时，HALF_FULL上升沿触发DSP外部中止EXP-INT5，DSP发动DMA以PDT传输办法读取FIFO数据，经过PDT操作，能够完结SDRAM与FIFO之间直接传输数据，而不需求履行2次EMIF操作，进步了数据传输的功率。
2、 成像算法完结
原始回波数据按PRF顺次以间隔线的办法次序存入DSP的存储器中，构成一个Na×Nr的数据矩阵，成像算法对数据的处理可别离在间隔向和方位向进行。回波数据经过FPGA预处理后，算法处理的第一步因为需求对线性间隔走动进行补偿，并对方位向子孔径内的数据进行FFT处理，因而需求首要对输入间隔向的数据进行转置存储。一起，因为DSP在成像处理之后按间隔线办法将成像成果保存到SDRAM，完结图画显现，因而方位向处理之后还需求添加一次对输出成果的转置存储，这样整个处理进程中共需求四次转置存储处理。在算法处理流程中，需求进行屡次的相位因子复乘操作，考虑到体系的实时性，最大极限进行同类运算兼并，对间隔向处理和方位向处理的补偿因子，能够选用查表的办法得到相应的成果，然后削减成像处理的运算量，进步核算功率［10］。算法中选用子孔径处理实际上是将方位向数据分红二维的数据阵列进行处理操作，实际操作中，DSP能够经过DMA对存储区中数据块进行二维操作，这样能够减小数据重组所耗费的时间，进步程序的履行功率。SAR成像体系是典型的数据流处理体系，处理进程中不需求数据的反应，弹载SAR聚束成像算法完结流程如图6所示。
3、 试验与剖析
体系使用规划的信号处理体系进行外场相关数据测验，测验渠道如图7所示，渠道由线性调频收发前端、信号处理体系、运动轨迹和测验方针四部分组成。收发前端安装在轨迹小车上，收发前端能够发射线性调频接连波信号，调制周期在1~10 μs范围内可调，回波信号可调衰减在0~40 dB范围内可调。小车可沿轨迹以0~10 m/min速度匀速直线运动，经过收发前端沿轨迹匀速直线运动模仿弹载SAR渠道。
在外场试验测验中，经过发射信号的同步脉冲信号对回波信号进行连续采样并存储，如图8所示，图8（a）为发射信号与回波信号的时频联系曲线，图8（b）为发射信号的同步脉冲信号。体系开端测验时，选取任一同步脉冲作为方位向开始时间，存储尔后一个脉冲宽度T的回波信号；然后使用同步脉冲记载已发射信号的个数，结合体系设置的方位向采样频率，确认下一个需求保存的回波信号开始时间，再存储下一个脉冲宽度的回波信号；重复上述操作，直到采样完毕。如图8（b）所示，灰色符号的同步脉冲为信号采样时间，代表方位向采样点，预设的方位向采样频率为fas，由图可知，fas=1/Tr，则相邻两个方位向采样点之间的脉冲个数N=1/Tfas。
为了获取斜视聚束SAR实测数据，测验进程中，以三角锥反射器作为场景中心方针，其间隔轨迹笔直间隔为50 m，SAR渠道天线与轨迹笔直方向夹角为30°，模仿试验测验渠道参数如表1所示。
测验渠道收集的回波信号如图9（a）所示，经低通滤波后的差频信号进行正交变换，然后送至DSP进行二维组合，最终在DSP中对处理后的信号别离进行间隔向和方位向聚集处理，成像成果如图9（b）所示。由图可知，除掉体系固有推迟形成的间隔向差错，方针成像方位与场景规划的根本共同。
因为试验室条件约束，模仿试验渠道测验仅能取一般斜视成像场景下方针的回波信号，未能获取实测的具有爬升运动弹载SAR回波数据，但从原理上验证了本文体系规划办法的可行性和正确性。
4、 定论
本文规划了根据FPGA+DSP的弹载SAR成像信号处理体系，经过选用协同处理的硬件结构，一方面处理并行性和速度的问题，另一方面进步了DSP数据处理的才能。试验验证了信号处理体系规划的可行性，既满意体系实时性要求高、数据量大的要求，又处理了杂乱算法的实时完结问题。
责任编辑：gt
