概述
当运用现代宽带数据转化器时，办理发生的高速串行数据流是一个巨大的应战。ESIstream 是一个开源的串行数据接口协议，本钱极低，支撑多种 FPGA 架构的简略硬件完成，并占用最小的资源。简略来说，它是 JEDEC 的 JESD204B 子集 1 和 2 规范的开源代替计划。别的， ESIstream 可为用户带来许多长处，这儿将评论其间的一些，包括低杂乱度、低链接推迟和完成确认性推迟的简略计划。
本文将仅论述 ESIstream 的架构，由于当时有许多文档已很好地描绘了 JESD204B 的规范。然后咱们将提醒这两种协议之间的纤细差异，并介绍 Teledyne e2v，ESIstream 协议的开发者，已决议发布自己的 ESIstream VHDL IP，以进一步简化用户的运用。
串行的前史
新千年以来，数据转化器技能和 CMOS 工艺的开展开端抵达功用的瓶颈。起先，高速 ADC 和 DAC（fs 》 10 MHz）选用并行数据接口，这意味着在印刷电路板（PCB）上需从每个数据转化器上引出/引进许多的布线（图 1）。跟着采样率和输出数据速率的进步，PCB 规划变得越来越有应战性。而串行化接口，起先运用 LVDS（低压差分类型），最近则运用串行器/解串器（SERDES）接口（时钟嵌入在数据流中），为这种数据传送的应战供给了一种处理计划，并可简化 PCB 布线，大大推动形状参数的开展。这种接口的简化对链接的两头都有利（图 1）。Serdes 链接进一步简化了 PCB 的规划，由于无需确保数据线长度匹配。
可是，经过了许多年，才有了一种串行计划处理了宽带数据转化器带来的一切体系级应战。完成确认性推迟是一起采样的条件，人们付出了许多尽力研讨它。下表（表 1）展现了曩昔 12 年乃至更长时间里 JESD204 规范的开展和开源 ESIstream 的开展。
串行数据的一个明显的长处是，当分辨率进步时，器材的封装无需包括额定的数据线，这能够协助约束引脚数的添加。可是，串行化的缺陷是由于引进了编码/解码流程，且经过某些额定的接纳途径弹性缓冲器补偿途径之间的对齐度，导致添加了额定的传递推迟。
串行化也可协助办理数据转化器的电源需求，由于它能下降单个器材需求的特定输出驱动器的数目。并且，经过完成差分串行线，可协助削减杂乱体系中发生的电气噪声，以确保杰出的动态规模。别的，编码计划也可涣散频谱噪声，并且差分信号可下降串扰。
事实上，直到现在，前期串行接口仍然不能很好地支撑多个并行通道的运用，规划师仍然会面对板级规划的应战。
如图 3。经过这种方法，它的编码功率高达 87.5%，比 JESD204B（8b/10b 的编码流）略高。不平等位（DB）可在 CLK 位切换使能同步监控时，坚持数据链间的 DC 平衡。
ESIstream 发射端（Tx）和接纳端（Rx）中心的上层框图如图 4 和图 5 所示。
ESIstream 编码算法被规划成可削减串行接口的物理约束。最重要的是，发射端和接纳端之间的链接需求 AC 耦合。考虑到这一点，发射的数据要确保 DC 平衡，不然链接耦合电容或许漂移，导致数据眼图闭合，损坏接纳的数据。
在接纳端，时钟和数据康复（CDR）模块一般运用 PLL 锁到发射的信号，这样无需运用独立的时钟线。可是，为了使得 CDR 确认并坚持确认状况，需确保传送的信号经过特定的改换次数。
为发送的数据加扰是为了坚持 DC 平衡，确保链接坚持确认。ESIstream 的开发者期望约束数字规划的杂乱度，所以选用附加的算法最小化过错传递。这种算法依据斐波那契数列，长度为 2 17 -1。此外还运用了 14 位的移位。转化流程输出的有用数据和线性反应移位寄存器数据（伪随机码）进行异或操作，如图 6。
加扰之后，14 位的数据成果被编码成 16 位的数据帧。第一个附加位时钟位，跟着每个接连帧切换。第二个附加位不平等位依据不平等计数器（RDC）的当时状况设置。两种 RDC 状况可导致：
1. RDC 小于+/-16，不平等位设置为‘0’。
2. RDC 大于+/-16，不平等位设置为‘1’，数据反向（按位非运算）。
这个操作可满意 Rx PLL 确认的最小转化次数的要求，并满意链接 DC 平衡的需求。在正常操作下，接纳端首要查看不平等位。假如它为高，则在去扰前反向接纳的数据。假如它为低，则直接对数据进行去扰操作。
关于确认性操作，ESIstream 要求链接同步，即发射端和接纳端的数据帧对齐，链接两头的加扰引擎在相同的初始化状况。同步分两步，帧对齐和伪随机位序列（PRBS）初始化。
接纳端经过使能 SYNC 发动流程。这个脉冲应该继续至少一个帧周期。然后发射端发送一个 32 帧的对齐款式（图 7）。在接纳端，这个保存的序列绕过加扰和不平等的处理，使接纳端和发射端时序对齐。在对齐帧之后，发射端马上发送一个 32 帧的 PRBS 数据——包括 14 位的 PRBS 以及时钟和不平等信息。经过正确地处理，接纳端 LFSR 由接纳端的 PRBS 字初始化。这时链接已同步（图 8）。用户可在接纳端经过调查时钟位，接连监控同步状况。假如时钟位在某一帧没有切换，则呈现了同步问题，需复位链接从头同步。
经过加扰以及时钟位和不平等位的处理，ESIstream 可确保确认的数据传输。
