树立时刻和坚持时刻
树立时刻（setupTIme）是指在触发器的时钟信号上升沿到来曾经，数据安稳不变的时刻，假如树立时刻不行，数据将不能在这个时钟上升沿被打入触发器；坚持时刻（hold TIme）是指在触发器的时钟信号上升沿到来今后，数据安稳不变的时刻，假如坚持时刻不行，数据相同不能被打入触发器。数据安稳传输有必要满意树立和坚持时刻的要求。
在规划中，当然期望树立时刻越短越好，而坚持时刻呢，也越短越好。也就是说，最好信号在时钟边缘抵达，而在抵达后，立刻被选用，这样，理论上功率是最好的。当然了，理论罢了。
竞赛和冒险
PLD内部毛刺发生的原因
咱们在运用分立元件规划数字体系时，由于PCB走线时，存在散布电感和电容，所以几纳秒的毛刺将被天然滤除，而在PLD内部决无散布电感和电容，所以在PLD/FPGA规划中，竞赛和冒险问题将变的较为杰出。这一点用模仿电路的观念很简单了解，例如在一个推迟链条上，加两个电容，就把这个毛刺给滤掉。
FPGA中的冒险现象
信号在FPGA器材内部经过连线和逻辑单元时，都有必定的延时。延时的巨细与连线的长短和逻辑单元的数目有关，一起还受器材的制作工艺、作业电压、温度等条件的影响。信号的凹凸电平转化也需求必定的过渡时刻。由于存在这两方面要素，多路信号的电平值发生改动时，在信号改动的瞬间，组合逻辑的输出有先后顺序，并不是一起改动,往往会呈现一些不正确的尖峰信号，这些尖峰信号称为毛刺。假如一个组合逻辑电路中有毛刺呈现，就阐明该电路存在冒险。（与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完好的保存并向下一级传递，因而毛刺现象在PLD、FPGA规划中尤为杰出）咱们无法确保一切连线的长度共同，所以输入信号在输入端一起改动，但经过PLD内部的走线，抵达或门的时刻也是不一样的，毛刺必定发生。能够归纳的讲，只需输入信号一起改动，（经过内部走线）组合逻辑必将发生毛刺。将它们的输出直接衔接到时钟输入端、清零或置位端口的规划办法是过错的，这或许会导致严峻的结果。所以咱们有必要查看规划中一切时钟、清零和置位等对毛刺灵敏的输入端口，确保输入不会含有任何毛刺.
怎么处理毛刺
(1)运用同步电路，D触发器：咱们能够经过改动规划，损坏毛刺发生的条件，来削减毛刺的发生。例如，在数字电路规划中，常常选用格雷码计数器替代一般的二进制计数器，这是由于格雷码计数器的输出每次只需一位跳变，消除了竞赛冒险的发生条件，防止了毛刺的发生。毛刺并不是对一切的输入都有损害，例如D触发器的D输入端，只需毛刺不呈现在时钟的上升沿而且满意数据的树立和坚持时刻，就不会对体系形成损害，咱们能够说D触发器的D输入端对毛刺不灵敏。依据这个特性，咱们应当在体系中尽或许选用同步电路，这是由于同步电路信号的改动都发生在时钟沿，只需毛刺不呈现在时钟的沿口而且不满意数据的树立和坚持时刻，就不会对体系形成损害。（由于毛刺很短，多为几纳秒，根本上都不或许满意数据的树立和坚持时刻）
（2）对信号进行选用得办法，即运用另一个使能信号：以上办法能够大大削减毛刺，但它并不能彻底消除毛刺，有时，咱们有必要手艺修正电路来去除毛刺。咱们一般运用采样的办法。一般说来，冒险呈现在信号发生电平转化的时刻，也就是说在输出信号的树立时刻内会发生冒险，而在输出信号的坚持时刻内是不会有毛刺信号呈现的。假如在输出信号的坚持时刻内对其进行采样，就能够消除毛刺信号的影响。两种根本的采样办法：一种办法是在输出信号的坚持时刻内，用必定宽度的高电平脉冲与输出信号做逻辑与运算，由此获取输出信号的电平值。上述办法的一个缺陷是有必要人为的确保sample信号有必要在适宜的时刻中发生，另一种更常见的办法是运用D触发器的D输入端对毛刺信号不灵敏的特色，在输出信号的坚持时刻内，用触发器读取组合逻辑的输出信号，这种办法类似于将异步电路转化为同步电路。但这会有一个时钟周期的推迟。
在仿真时，咱们也或许会发现在FPGA器材对外输出引脚上有输出毛刺，但由于毛刺很短,加上PCB自身的寄生参数,大多数情况下,毛刺经过PCB走线,根本能够天然被虑除，不必再外加阻容滤波。
如前所述，优异的规划方案，如选用格雷码计数器，同步电路等，能够大大削减毛刺，但它并不能彻底消除毛刺。毛刺并不是对一切输入都有损害，例如D触发器的D输入端，只需毛刺不呈现在时钟的上升沿而且满意数据的树立和坚持时刻，就不会对体系形成损害。因而咱们能够说D触发器的D输入端对毛刺不灵敏。但关于D触发器的时钟端，置位端，清零端，则都是对毛刺灵敏的输入端，任何一点毛刺就会使体系犯错，但只需仔细处理，咱们能够把损害降到最低直至消除。下面咱们就对几种详细的信号进行讨论。
铲除和置位信号
铲除和置位信号要求象对待时钟那样小心肠考虑它们，由于这些信号对毛刺也是十分灵敏的。正如运用时钟那样，最好的铲除和置位是从器材的引脚单直接地驱动。有一个主复位Reset引脚是常用的最好办法，主复位引脚给规划项目中每个触发器馈送铲除或置位信号。简直一切PLD器材都有专门的大局清零脚和大局置位。假如有必要从器材内发生铲除或置位信号，则要依照“门控时钟”的规划准则去树立这些信号，确保输入无毛刺。
若选用门控铲除或许门控置位，则单个引脚或许触发器作为铲除或置位的源，而有其它信号作为地址或控制线。在铲除或复位的有用期间，地址或控制线有必要坚持安稳
异步输入信号
依照界说，异步输入不是总能满意(它们所馈送的触发器的)树立和坚持时刻的要求。因而，异步输入常常会把过错的数据锁存到触发器，或许使触发器进入亚安稳的状况,在该状况下，触发器的输出不能识别为l或0。假如没有正确地处理，亚稳性会导致严峻的体系牢靠性问题。
选用附加触发器同步使能信号的办法可确保不违背计数器的树立时刻，然后处理牢靠性的问题。尽管同步触发器仍会感受到亚稳性，但它鄙人一个时钟边缘之前是安稳的。一般，为在EPLD中防止亚稳性问题，决不能把一个异步信号输出到器材内两个或更多的触发器中。同步异步输入的另一种办法示于图4．2．16。输入驱动一个触发器的时钟，该触发器的数据输入接到Vcc。这个电路关于检测短于一个时钟周期的异步事情是有用的。
