简略改动FPGA计数器标准使作为DAC功用PWM计数器的纹波下降。
当需求一些模拟输出和体系中有FPGA时，很可能挑选运用如图1的PWM模块和简略低通滤波器。FPGA的输出是固定频率、计数器和数字比较器使占空比可变的典型波形（表1）。
假定高信号使能，计数器每个时钟周期进行计数，PWM输出的频率为时钟频率的2次幂分频。经过衔接前置份额器，运用使能来下降输出频率。因为输出频率固定，滤波器简单核算。已知占空比50%时，呈现最坏的纹波。最大纹波和上升时间的约束结合决议滤波器类型和RC（电阻/%&&&&&%）值。
对表1中编码进行非小改动，能够改善PWM电路的功能。但在原先体系中，最大纹波电流发生在50%占空比时，最小纹波电流发生在最小占空比时，改善的版别显现最大纹波等于标准版的最小值。关键是发生最高频率的可能性，还能坚持均匀的占空比常数。输出脉冲频率越高，滤波器功能越好。
从左到右交流一切位来修改由重编二进制比较器组成表1。MSB（最高有用位）变成LSB（最低有用位），LSB变成MSB，等等（表2）。只需重编位，而不需额定寄存器或逻辑单元。
表3显现了4位PWM宣布的脉冲序列。表3中，能够看到50%占空比时（第二列，值为8），频率最大，为时钟频率的２分频。在第一个纹波呈现点（第二列，值为1），传统PWM体系中有相同的纹波，也就是说，脉冲序列是相同的。
