跟着人们关于通讯网路以及档案传输的需求日积月累，高效能通讯体系俨然已成为如今最为重要的开展议题。但因通讯传输速率大幅提高，时脉颤动（jitter）关于体系将会形成严峻的影响，所以不论任何相关产品皆必需经过颤动量验证后才可进入量产。有鉴于此，在本文中将提出一内建颤动测验架构，也便是选用颤动扩大原理调配脉波吞噬（Pulse Remove；PR）之技能，完成出更精确及更有功率的内建颤动测验电路，以削减外部仪器之需求从而大幅下降出产测验本钱。
前语
时序颤动（timing jitter）为体系规划中遍及存在的问题。可是由于前期体系运用需求量不高，所以皆透过较低的信号传输速度削减规划担负，也因而颤动相较于整个周期时刻所占的份额十分细小。跟着积体电路一日千里，人们遍及运用电脑并添加通讯频宽需求，在各种通讯协议上都大幅添加其操作速度。在相同条件下时序颤动已在信号间占有相当大的百分比。因而与时脉相关的体系都会针对颤动做进一步的标准。
现在颤动量萃取的办法皆藉由仪器外部量测所得，但当体系操作速率添加后于量测上会遇到以下两个问题：测验本钱（cost）与测验精确度（accuracy）。从测验本钱观念来看，若要量测GHz以上信号，示波器为得到精确量测数值其取样率有必要十分高速，动辄数十GS/s。因而软硬体完成变得十分困难，测验机台本钱也就大幅提高。此外，选用外部仪器测验晶片内部信号，也会发生量测牢靠度的问题。例如测验环境关于待测信号的搅扰、I/O介面频宽之约束、晶片内部输出缓冲器（output buffer）的杂讯…等等，这些皆会形成量测数值精确度下降。
为处理相关测验问题，现在备受瞩目的办法便是参加可测验性规划（Design for Testability；DfT）。可测验性规划的观念是在规划流程中参加量测的考量，或是藉由一些额定辅佐运算办法来下降对自动测验设备功能的要求、及大幅下降出产测验所需之本钱与时刻。但是此测验办法虽可削减测验本钱和时刻，但最被市场所诟病的是其精确性。这是由于额定电路将会注入杂讯于待测电路中，且也无法保证此电路规划是否完善；此外运用额定的运算办法有必要先保证待测数值或是待测环境设定无误，不然就算大幅缩短测验时刻也是徒劳无益。
本文将提出一可内建于晶片中量测时脉颤动量之测验主意与架构。其选用单撷取（single-shot）量测办法调配时刻扩大的技巧将信号颤动量等倍率添加，来减轻时刻数位转化电路（Time-to-Digital Converter；TDC）在制程上的约束、从而提高测验解析度（resolution）。此外调配运用脉波吞噬之电路技能，使得架构具有极佳线性度。相较与传统内建颤动量测电路（[1]~[5]），其具有宽频操作以及低颤动量测验之特性，并有较小的超量面积率（area overhead）。
Background
开展至今，内建时脉颤动测验技能有几种较为遍及的测验架构，有些已应用于业界产品测验中，先针对这些传统架构做进一步介绍。
Delay Chain [1]
《图一 运用delay chain之颤动量测法》
此测验架构为Logic Vision于1999年提出，是运用可调整推迟线（Adjustable Delay Line；ADL）、正反器与计数器调配计算原理来测验颤动量。正反器就好比是一个相位检测器，若调整推迟量使得B领前A，此刻0呈现的机率将占多数；反之当B落后于A，则1呈现的机率将占多数。亦即藉由调整不同推迟量来得到不同机率散布，再调配上累积散布函数的运算（Cumulative Distribution Function；CDF）将颤动量运算出来。
长处：
●架构简略且简单完成。
缺陷：
●推迟线会有频率的约束，此将影响操作规模。
●需调整推迟时刻来得到1、0散布从而得知颤动量，因而将需冗长的测验时刻。
Two Ring Oscillators [2]
《图二 运用two ring oscillators之颤动量测法》
此测验架构则为Credence于1999年所提出，是运用两组已知但不同操作频率的内建振动器，运用待测时脉信号的第n个与第n+1个周期分别去触发振动器使其开端振动。当两者不同周期时脉之相位符合后，再运用相位符合所需的周期数调配振动周期即可反推时脉颤动量。
