1.导言
数字频率计是通讯设备、计算机、电子产品等生产领域不行短少的丈量仪器。因为硬件规划的器材添加，使规划愈加杂乱，可靠性变差，推迟添加，丈量差错变大。通过运用EDA技能对体系功用进行描绘，运用VHDL言语，使体系简化，进步全体的功用和可靠性。选用VHDL编程规划的数字频率计，除了被测信号的整形部分，键输入和数码显现以外，其他都在一片FPGA上完结，然后让整个体系十分精简，让其具有灵敏的现场更改性，在不改变硬件电路的基础上，进一步改善进步体系的功用，使数字频率计具有高速，精确度高，可靠性强，抗干扰等长处，为数字体系进一步的集成发明了条件。
2.数字频率计的作业原理
频率丈量办法中，常用的有直接测频法、倍频法和等精度测频法。中直接测频法是依据频率的意义把被测频率信号加到闸口的输入端，只要在闸口注册时刻T（以ls计）内，被测（计数）的脉冲送到十进制计数器进行计数。直接测频法比其他两个计划愈加简略便利可行，直接测频法虽然在低频段丈量时差错较大，但在低频段咱们能够选用直接测周法加丈量，这样就能够进步丈量精度了。直接周期丈量法是用被测周期信号直接操控计数门控电路，使主门开放时刻等于Tx,时标为Ts的脉冲在主门开放时刻进入计数器。设在Tx期间计数值为N,能够依据Tx=N×Ts来算得被测信号周期。因而本文选用低频测周，高频测频的办法来进步精度，减小差错。
3.首要功用模块的完结
该体系规划的操控器是由状况机完结，通过在不同丈量档位，挑选合理的时基信号频率下降差错，确认各状况搬运条件和状况名，选用低频档位测周，高频档位测频的办法。20MHz晶振送入分频器，分出各档时基信号和其它模块所需的触发信号，分频器将各档时基信号传给状况机，一起待测信号进入状况机，状念机进行状况转化，将量程溢出信号和状况显现信号表征在发光二极管上。如图表1所示。
3.1 状况机模块
首要对体系复位，假设此刻状况机的初始状况为Fl00k,若超量程信号送入状况机，则状况转化到FlM,假设仍有超量程信号则状况转化到F10M,假设仍有超量程信号则状况转化到F100M,假设还有超量程信号则状况转化到Overflow H发生高溢出信号；若欠量程信号送人状况机，则状况转化到P1ms,假设有超量程信号则状况转化到P10ms,假设仍有超量程信号则状况转化到P100ms,假设仍有超量程信号则状况转化到P 1 s,假设还有超量程则状况转化到OverflowL发生低溢出信号。如图1所示。
3.2 计数器模块
在“待计数信号”的两个时钟周期内完结计数与操控信号（Over与Low）的传输，在量程适宜的情况下，还将计数值输出。这两个时钟周期内，第1个时钟周期完结计数，第2个时钟周期完结操控信号的传输与计数值输出。这样做的优点是安稳，将计数与操控信号传输分隔进行。避免了一些或许遇到的“时钟跳变”.但这种做法的缺陷也很明显，那就是在测周期形式下，假设待测信号是1Hz的，那么体系或许需求2s（两个时钟周期）才干显现正确的数值。
3.3 十分频模块
因为1kHz~10kHz的信号不管用测频法仍是测周期法都是不行行的，能够选用预分频的办法，将1kHz~10kHz的信号十分频，然后用测周期法测出周期，再计算出频率。
3.4 同步整形电路模块
通过同步整形电路处理外部的异步信号，超量程和欠量程。源程序如下：
library ieee;use ieee.std_logic_1164.all;entity SignalLatch is4.体系的功用仿真和验证剖析。
据状况转化图，这儿将状况机的程序分红两个进程，进程1完结状况搬运进程，进程2操控各状况下的输出值如下图2所示，timecounter=clocktested为50KHz.
为了便利调查，将数值改小，计数值大于100且小于或等于1000时输出！将clock1设为50K,clock2计数时钟设为5M,得出仿真如图3所示Result为100契合计数要求。
如图4所示给clk1一个5KHz的频率，通过十分频后clk2输出0.5KHz,clk1的周期是0.2ms,通过十分频后是2ms
同步整形电路仿真如图5所示。
由以上模块进行仿真得出了频率的丈量。如图6、7、8所示。
5.定论
本计划所规划的数字频率计占用FPGA芯片资源较少，本钱较低，减少了电路的尺度，具有必定的实用价值。使用QuartusII渠道进行了仿真和硬件测验，根本达到了规划的要求。然后证明了本计划的具有较好可靠性，灵敏性以及实用性
