1 导言
经济的开展促进着人们不断地进步安防认识，当传统的本地模仿监控方法逐步不能满意某些职业大范围、远距离监控的需求，如银行跨地区联网监控时，经过网络将图画进行长途传输的会集监控方法应运而生。
根据网络的嵌入视频监控体系依照功用可划分为视频收集、视频紧缩、视频传输三个模块。跟着嵌入式处理器功能的不断进步，根据软件的紧缩技能逐步代替了根据专用视频紧缩芯片的硬件紧缩技能，成为了嵌入式视频监控体系的开展干流。因为根据软紧缩的体系中视频数据的收集作业应尽或许少地占用处理器时刻，使得处理器能将更多时刻投入视频紧缩算法，进步体系功能，因而视频数据收集模块功率凹凸、收集到的图画分辨率巨细将直接关系到整个视频监控体系的效果与功能。
2 视频收集结构
2.1 模数转化
为了取得更好的通用性，本体系选取CVBS(复合电视广播信号)或许S-Video(亮色别离信号)作为视频源输入，选用性价比较高的Philips SAA7113作为视频ADC。SAA7113具有4路模仿信号输入，输出8位数字信号VP0～VP7；输出两路参阅信号RTS0～RTS1，经过FC总线设置内部寄存器可别离装备成水平参阅信号(HREF)、笔直参阅信号(VREF)或许奇偶场同步信号，需求指出的是SAA7113输出的数字信号是以27 MHz的LLC时钟为同步信号，即每个LLC周期内有1个字节输出(下降沿有用)。我国选用的是50 Hz PAL电视信号，每秒25帧图画，每帧625行，其间576行有用(当VREF为高电平时)，每行864个像素，其间720个像素有用(当HREF为高电平时)，即每帧图画的实践分辨率为720×576。SAA7113按奇偶场输出，每场288有用行，每行720有用像素，视频格式依照YUV4：2：2,即每行1 440 Byte，每场405 KB，每帧810 KB。
2.2 视频缓存
因为视频数据不断地输出，假如让处理器不间断地读取数据是不现实的，有必要要有恰当的缓存使得处理器经过一段时刻后读取缓存内的数据。SAA7113是以场为单位输出视频数据的，因而最合适的缓存巨细为1场即405 KB。参阅乒乓切换的思维，给出详细的缓存规划结构。
如图1所示，整个缓存结构由切换操控电路和两块8 bit 512 KB SRAM组成。奇数场时，切换操控电路将SAA7113输出的视频数据写入奇场SRAM，一起处理器将取出缓存在偶场SARM中的偶场数据；偶数场时，将SAA7113输出的视频数据写入偶场SRAM，一起处理器将取出缓存在奇场SRAM数据。切换操控电路可由规范逻辑构成，也可由CPLD或许FPGA编程完成，考虑到时序操控及本钱问题，运用CPLD完成切换电路为最佳计划。
3 MAX II系列器材
Altera推出的MAX II器材系列根据突破性的新式CPLD架构，是现在业界本钱最低的CPLD。MAX II器材还将本钱和功耗优势引入了高密度范畴，使规划者能够选用MAX II器材代替高本钱或高功耗的ASSP和规范逻辑器材。
3.1 MAX II器材长处
MAX II系列器材首要有以下长处：
本钱优化的架构。四倍的密度，一半的价格(和上一代MAX器材比较)。以最小化裸片面积为方针的架构，业界单个I／O引脚本钱最低；
低功耗。十分之一的功耗(和3.3 V MAX器材比较)。1.8 V内核电压以减小功耗，进步可靠性。
支撑内部时钟频率高达300 MHz：两倍的功能(和3.3 V MAX器材比较)；
内置用户非易失性Flash存储器。经过代替分立式非易失性存储器材削减元件数；
实时在体系可编程才能(ISP)。器材在作业状况时能够下载第二个规划，下降长途现场晋级的本钱；
片内电压调整器支撑3.3 V、2.5 V或1.8 V电源输入。削减电源电压品种，简化单板规划；
多电压供给才能和外部器材在1.5 V、1.8 V、2.5 V或3.3 V逻辑级的接口。施密特触发器、反转速率可编程以及驱动才能可编程进步了信号完整性。
Altera供给免费的Quartus II根底版软件，支撑一切MAX II器材，它是根据MAX II器材引脚锁定式安装和功能优化而规划的。
3.2 EPM570T144C5
本体系选用的切换电路逻辑相对比较简单，而所需求的GPIO较多，一起为了与SRAM及处理器电压匹配，所以选用中心电压3.3 V、144引脚(其间116个GPIO)的EPM570T144C5作为完成操控电路的CPLD。
EPM570T144C5内部有570个逻辑单元(Logic Element)，相当于440个宏单元(Macrocell)，此前常用的EPM7128只要128个宏单元。EPM570T144C5内部分为两个I／O bank，共116个通用I／O，引脚延时为8.8ns。满意体系的规划要求。
4 详细完成
本体系选用IS61LV5128AL为缓存运用的SRAM，该器材容量为8 bit 512 KB，有8条地址线(I／O0～I／O7)、19条地址线(A0～18)、片选使能CE(低电平有用)、输出使能OE(低电平有用)、写使能WE(低电平有用)。因为两片SRAM需求一向作业，且当写有用时(WE低电平)是输出使能无效，所以CE与OE可一向坚持低电平，写操控由CPLD生成。
4.1 SRAM地址线操控
写缓存的地址由LLC计数生成，但不是每个LLC都包含有用数据需求和HREF及VREF相与构成，在Quartus II中选用原理图修改方法对SRAM地址进行操控，详细如图2所示。
图2中首要包含2个19位计数器及4个19位三态缓冲门，其间HREF／VREF由SAA7113中的RTS0／RTS1装备构成，ODD(奇场指示信号)由VREF计数2分频构成，EVEN(偶场指示信号)由ODD取反得到，这样可免除对HREF计数，然后丢掉消隐行的进程，一起得到了HREF、VREF及ODD三个参阅同步信号。图中ODD_CS及EVEN_CS是由ODD及EVEN和CPU片选信号CS构成。奇数场时，偶场计数器清零，奇场计数器作业构成的地址经过缓冲门衔接至奇场SRAM，一起若有CPU片选信号将会选通偶场SRAM，CPU的19位地址线将衔接至偶场SRAM，偶数场时则反之。
4.2 SRAM数据操控
数据线操控电路首要由4个8位三态缓冲门组成，如图3所示。其间VP0～VP7为SAA7113的8位数据输出，其原理与地址线操控电路相似。写操控电路由2个4输入或门构成，其间nHREF及nVREF由HREF、VREF取非得到，完成只要在有用数据时才构成写使能WE。
5 体系仿真
从图4所示的Quartus II时序剖析中能够看出LLC与ODD_nWE的推迟为8.8 ns，ODD_nWE与计数器生成的地址线的时刻距离为10 ns，即地址线的生成与LLC上升沿的时延为18.8 ns，因为LLC为27 MHz半个周期为18.5 ns，本体系规划正好满意SAA7113输出数据在LLC的下降沿开端有用。两片SRAM地址信号SRAM0_Add、SRAM1_Add以及SRAM写信号ODD_nWE、ENEN_nWE跟着场同步信号ODD替换呈现，完成了高效的乒乓切换混存结构。
6 结束语
本文选用EPM570与两片512 KB SRAM完成视频收集体系，相较于选用双口RAM、高速FIFO的缓存结构不只价格低廉，能在时序上进行操控，还能取得720×576的实践有用分辨率，缓存功率高，占用处理器资源少。为处理器进一步进行视频紧缩供给了有力的保证。
