1 导言
毫米波体系在雷达与制导、电子对抗、毫米波通讯、遥感遥测等范畴中有广泛的使用。作为毫米波体系的要害部件-毫米波频率源，它功能的好坏直接影响着体系的全体功能。直接式频率组成是取得高功能毫米波频率源的一个重要办法，可是它体积大、设备杂乱、杂散也较大。数字锁相集成器材呈现以来，锁相式频率组成器得到迅速发展，可是当需求窄频率步进时，环路带宽需求下降，致使确定时刻变长，不能满意快速跳频的要求。DDS的呈现刚好能够补偿这一缺点，可是它输出频率上限太低，宽带杂散大。在实践的使用中，能够选用上述几种办法相结合的办法，来补偿独自使用某种办法所具有的局限性。本文即依据毫米波雷达对频率源的要求，选用用DDS 和混频 PLL相结合的办法，完成高分辩率、低杂散信号输出。
2 体系计划
本文需规划一频率分辩率优于1MHz，相位噪声优于-85dBc/Hz@1KHz, 优于-90dBc/Hz@10KHz;杂散按捺优于55dBc，跳频时刻优于50微秒的毫米波频率源.选用“X波段频综+毫米波四倍频”计划。对X 波段频综的相噪要求即提升为-97dBc/Hz@10kHz, -102dBc/Hz@10kHz，频率步进为0.25MHz，带内杂散<-67dBc.为了完成较高的X波段频综目标，咱们将DDS和锁相环结合起来，取DDS和锁相环利益，避其矮处。引进DDS，并由其高频率分辩率，高频率转化速度特性来确保体系的高分辩率、捷变频。一起选用将DDS 输出 信号与DDS参阅时钟信号上变频计划和在反应支路中引进混频器的混频锁相环结构来减小环路总分频比，完成体系的低相位噪声功能，对DDS频率、参阅分频比和环路分频比的三重调理，回避了大杂散的DDS频点。
体系计划如下图1所示。
图1 频率归纳器的体系计划图
3 电路规划
3.1 DDS及PLL电路规划
DDS电路部分选用AD9858芯片，它是一种功能优秀的DDS器材，由一个低功耗DDS内核，一个32位相位累加器，14位相位失调调整电路和一个1 GSPS 10位DAC组成。这种新式的DDS在以1 GHz内部时钟速率驱动时能直接发生高达400MHz的频率。而且其32位操控字能供给0.233Hz的调频分辩率。依据本电路的目标要求，选用100M参阅晶振信号3倍频后驱动AD9858，挑选杂散功能较好的53-58MHz频段输出,再与300M晶振信号上变频后送入PLL环路。
PLL模块在本电路规划中尤为重要.咱们选用ADF4153锁相环芯片。关于ADF4153来说,用于核算输出频率的参数有输入参阅时钟频率、反应分频值(即N Divider寄存器中的IN T值和FRAC值) 、参阅频率分频值(即R Divider寄存器中的R值和MOD值) 和参阅频率倍频值(即操控寄存器中的D值) 。核算公式如下：
RFout = FPFD×( INT +( FRAC/MOD ) (1)
FPFD = REFin ×(1 +D) /R (2)
其间, RFout 是VCO的输出信号频率;REFin是输入ADF4153的参阅时钟频率;MOD为分辩率系数,值的规模2～4095; IN T为所设反应分频值的整数部分,值的规模31～511; FRAC为所设反应分频值的小数部分,值的规模0～MOD; D为输入参阅频率倍频值, R为参阅频率分频系数,值的规模1～15。因为DDS输出信号与300M信号上变频后超过了ADF4153参阅输入频率的上限,所以选用了独自的数字分频器HMC394,故将4153内的R置为1,D置为0。一起为了取得较好的杂散功能，本规划选用整数分频,故将FRAC置为0,MOD置为2。
环路滤波器的完成较为简单.选用三阶无源环路滤波器规划完成。因为本电路的分辩率由DDS操控完成,所以能够将PLL的鉴相频率恰当取高,归纳考虑频率调理, 鉴相频率中心值取为20MHz,一起结合器材及工程经历,环路带宽取为500KHz左右,相位余量初始值设定为48度.经ADIsimPLL软件可便利得核算出环路滤波器各元器材的参数。
因为选用混频锁相环,9.6G本振信号与VCO输出8.7-8.8GHz信号相混频得800-900M中频信号,所以环路实践上确定的是800-900M的信号.锁相环电路仿真成果如下图2示。
图2 相位噪声仿真图
由图2可见,仿本相噪成果优于规划值。 3.2 微波倍频链路的规划
因为选用了混频锁相环结构，所以需求规划9.6GHz的微波倍频链路。如图1可见首先将100MHz 高频谱纯度晶振信号3倍频到300MHz,滤波扩大后功分三路，一路作DDS参阅时钟，一路作DDS上变频的本振信号，剩余一路经2*16倍频链到9.6GHz，滤波扩大后做混频器MIX2的射频输入.为了坚持信号相噪不发生较大恶化，在倍频链电路规划过程中，咱们一是挑选好功能适宜的器材，二是合理规划信号功率电平，不呈现低功率点，不然附加噪声引进的相噪将或许占主导地位。
因为600MHz信号 16 倍频到 9.6GHz后要加滤波器对其谐涉及杂散进行滤除。所以选用3阶微带发夹型滤波器滤波器进行滤波。
3.3 X波段功分器规划
由图1可见，VCO输出信号，一路送入到毫米波倍频，另一路则是为PLL供给混频所需求的本振信号，所以需求规划8.7GHz-8.8GHz功分器。其仿真模型及仿真成果如图3，图4所示。由仿真成果可见，该功分器较好地完成了规划使命。
图3 功分器的仿真模型
图4 功分器的仿真成果
3.4 毫米波4倍频电路规划
毫米波4倍频链路部分，选用毫米波四倍频器和单片扩大器扩大后输出。
3.5 电路布板
全体上，腔体上下双面布板，腔体正面为锁相环、DDS、电源及操控电路,反面为9.6GHz倍频链、毫米波部分。为了避免各功能模块之间的信号彼此搅扰,正反面腔体均分腔阻隔规划。
4 定论
本文介绍了一种Ka波段频率源的计划和电路仿真规划，该频率源将 DDS 和混频锁相环结合起来，扬长避短，使整个体系具有窄步进，捷变频，低相噪，低杂散的特性。
