关于需求一系列同步模数转换器(ADC)的高速信号采样和处理运用，转换器具有去相位偏移和匹配推迟改变的才干至关重要。环绕该特性打开的体系规划极为要害，因为从模仿采样点到处理模块之间的任何推迟失配都会使功用下降。关于交错处理而言，样本对齐相同必需，其间，一个转换器样本超前另一个样本一小部分时钟周期。
JESD204B第三代高速串行转换器接口的一个重要特性是，它能够树立体系中每个转换器的确定性推迟。正确了解并运用该特性，便可在单体系中针对多个ADC创立同步或交错采样体系。
因为确定性推迟是相对较新的转换器接口特性，体系规划人员经常在怎么树立该特性、方针信号，以及怎么针对同步或交错处理完结该特性等方面存有许多疑问。下文将针对多个JESD204B转换器与FPGA一起采样，并具有确定性推迟的体系规划的一些常见问题进行回答。
什么是确定性推迟，它在JESD204B中是怎么界说的?
JESD204B链路的确定性推迟界说为串行数据从发送器(ADC或源端FPGA)的并行帧数据输入传达至接纳器(DAC或接纳端FPGA)并行去帧数据输出所需的时刻。该时刻一般以帧时钟周期的精度或以器材时钟进行丈量。
JESD204B的确定性推迟标准没有考虑到ADC模仿前端内核或DAC后端模仿内核的状况，它只依据输入和输出JESD204B数字帧的数据。不只两个有源器材在这种推迟核算中作为函数运用，与两个器材接口的空间信号路由也将作为函数参加核算。这意味着，在多转换器体系中，每条链路的确定性推迟或许较大或较小，这详细取决于JESD204B通道路由的空间长度及其各自的推迟状况。接纳器的缓冲器推迟有助于补偿路由形成的推迟差异(图1)。
图1：两个JESD204B器材之间的确定性推迟取决于三个方面：发送器成帧器到输出端的推迟、空间路由推迟和输入端到解帧器的接纳器推迟。来自同一个体系中两个不同ADC的数据或许各自具有共同的确定性推迟。
与简略的串行链路装备不同—比方低压差分信号(LVDS)—JESD204B接口将数据样本打包为界说帧。几个或多个样本的每一个帧鸿沟在链路握手或初始通道对齐序列(ILAS)阶段均由来自发送器的特别操控字符符号。更大的已界说帧群—称为多帧—在ILAS阶段相同选用相应的操控字符符号。可是，该序列完结后便不再需求操控字符，而且能够获取链路的全带宽。帧鸿沟和多帧鸿沟别离与帧时钟和多帧时钟重合。
JESD204B子类关于确定性推迟意味着什么?
JESD204B协议的三个子类界说了链路的确定性推迟。子类0向后兼容JESD204和JESD204A，不支撑确定性推迟。子类1经过运用称为SYSREF的体系参阅信号支撑确定性推迟。子类2经过对～SYNC信号的两层运用支撑确定性推迟，并相同答应接纳器初始化握手ILAS例程。将SYSREF与～SYNC相关于时钟准确对齐的才干决议了方针体系所需的子类。
确定性推迟怎么用作多个转换器的采样对齐?
关于子类1转换器完结而言，帧时钟和多帧时钟将于呈现体系参阅边缘(SYSREF)时在每个器材内部对齐。当检测到SYSREF边缘时，这些时钟与该点时刻对齐。因为这些时钟对每个器材而言都是内部的，它们在发送器内的鸿沟可运用操控字符在串行链路上进行通讯。
每个接纳器可相对其本身同名时钟并相对一切发送器隐含解码发送器帧和多帧时钟布局。这使得接纳器能够运用缓冲器推迟对较早抵达的数据样本去偏移，然后与数据最终抵达的链路相匹配(图2)。
图2：在JESD204B发送器内，样本于时钟锁存体系参阅(SYSREF)边缘后对齐帧和多帧时钟。为直观起见，本文界说的多帧仅由8个样本组成。
关于同步采样而言，这些数据链路可在FPGA内按时刻摆放。关于交错采样而言，每个链路都能以其对应的相对相位推迟进行偏置。可经过丈量从接纳器多帧时钟边缘到每个对应链路的多帧操控字符的时刻推迟，对每个链路的确定性推迟加以辨认。此处需注意，每个链路的确定性推迟有必要小于一个多帧时钟周期(图3)。
图3：运用缓冲器推迟，来自四个JESD204B发送器并以多帧办法呈现的样本能与接纳器中的多帧时钟对齐。
确定性推迟是否等同于总转换器推迟?
ADC的总推迟表明其输入一个模仿样本、处理并从器材输出数字信号所需的时刻。类似地，DAC的总推迟表明从数字样本数据输入器材直到输出相应模仿样本的时刻。一般，对这两者都以采样时钟周期的精度进行丈量，因为它们与频率有关。它仅仅单个转换器器材内模仿处理架构函数的一部分。这在原理上与JESD204B链路完结中描绘的确定性推迟的界说有所不同，该推迟是三个器材的函数。
对齐多个转换器的去偏移预算最大是多少?
在ILAS处理阶段，发送器发送多帧操控字符，符号多帧时钟鸿沟。接纳器辨认这些字符，并创立自有部分多帧时钟，该时钟与上游链路的一切发送器对齐。关于选用多个接纳器的大型阵列体系，多帧时钟相同需在一切这些器材中对齐。因而，恣意转换器链路的确定性推迟都不行超越单个多帧时钟周期。这是链路上的总去偏移时刻预算。
多帧时钟的持续时刻一般为采样时钟周期的数十倍。它乃至还能经过设置参数变量，在链路握手期间调理为更长或更短。
该特功用否在ADC或DAC上正确对齐至相同的模仿采样点，或许有没有其他要求?
确定性推迟依照以JESD204B成帧器样本为次序的时刻点，供给样本对齐办法。除此时刻之外，ADC还将具有更多推迟时钟周期，可用来处理来自JESD204B成帧器之前的前端模仿样本。转换器供货商有必要指定该时刻周期坐落成帧器之前，长度为时钟长度。相反，解帧器处理样本并以模仿办法输出后，DAC将需求额定的时钟周期。
在有用模仿样本数据可用曾经，对齐进程需多长时刻?
SYSREF边缘发送至转换器和FPGA，将敞开对齐进程。此事情后，需求完结多个多帧时钟周期以及ILAS序列，才干获取有用样本数据。这与许多采样时钟周期的相对时刻等效。特定的持续时刻或许取决于转换器内部JESD204B内核的特有确定性推迟，该数据由供货商供给。在该时刻内，链路关断，不传输有用数据。在肯定时刻内，持续时刻将是采样时钟频率的函数。
关于体系规划而言，完结同步采样最大的应战在哪里?
在子类1中，完结低至样本级的同步或交错处理所遇到的最大应战之一是，能够在多个转换器中按序对齐SYSREF的使能边缘。此外，每个SYSREF边缘都要满意其对应采样时钟的树立和坚持时刻要求。这将耗费一部分可用的时序裕量。自动、独登时偏移SYSREF和时钟之间的精细相位将有助于完结转换器上的时序收敛。
SYSREF是单次事情仍是重复事情?每种状况下别离需求了解什么?
SYSREF对齐边缘可所以单次脉冲、周期信号、带隙周期信号或重复非周期信号。它将依据体系的需求，以及源端的时钟与SYSREF之间的相位偏斜时序灵敏度而定。关于重复SYSREF信号而言，帧和多帧时钟将在每次事情发生时从头对齐。可是，因为方针是坚持一组对齐的时钟，重复周期SYSREF信号的使能边缘应当在多帧时钟鸿沟下降。因为时钟应当已经在第一个SYSREF边缘后对齐，因而这样能够避免不必要的重复对齐。
周期性SYSREF信号的一个晦气影响便是或许会耦合至方针模仿信号。这便是为什么不主张一直选用周期信号，仅在万不得已时才运用它的原因。假如运用了周期性SYSREF，则有必要细心地将其与ADC模仿前端正确阻隔。
SYSREF偏斜调理至单时钟周期以内的办法有哪些?
抱负状况下，用于每个转换器和FPGA的SYSREF和时钟可准确路由，其时序裕量满意一切器材的严苛树立时刻和坚持时刻要求。但随着高功用转换器采样速度的不断增加，仅经过精细印刷电路板(PCB)路由已无法一直满意时序收敛要求。不同器材的引脚间差异以及电源和温度漂移会在高速转换器阵列上发生一个相对大的时序偏移。或许需求高档时序调理功用来供给自动SYSREF相位偏移。
例如，来自ADC的警报能够辨认SYSREF边缘是否在树立和坚持阻挠时序窗口中被锁存。假如的确如此，那么关于哪个时钟边缘(时钟[N]或时钟[N+1])用于时序参阅将存在不确定性。取决于何处检测到SYSREF边缘，相关于SYSREF的采样CLK边缘相位在时钟源处或许存在推迟，以坚持满意树立和坚持时刻要求的有用时序条件。
另一种办法是运用采样时钟的下一个下降沿(而非上升沿)来获取相位裕量的半周期。体系中的一切转换器均能以这种办法进行调整，条件是时钟源针对相应的SYSREF和CLK具有独立的相位调整(图4)。
图4：如需在高速下到达低至样本级的对齐功用，则满意相关于输入时钟的SYSREF的树立和坚持时刻要求或许有难度。能够在相位的前期阶段偏移每一个SYSREF输入以防树立时刻呈现误差(相关于其CLK)，有助于满意体系中多个转换器的时序收敛要求。
支撑子类1和子类2的转换器需求运用确定性推迟功用吗?
如JESD204B标准界说，子类1和子类2是支撑确定性推迟的仅有子类。在子类1中，SYSREF信号界说确定性推迟。在子类2中，～SYNC信号界说该推迟。可是，某些转换器供货商创立了子类0完结，用来支撑样本对齐的同步计划。这种状况下将不运用转换器和FPGA之间的多帧时钟对齐过程。
运用附加的辅佐信息(称为操控位)，可在样本级选用时刻戳机制符号SYSREF的呈现状况。与SYSREF边缘重合的每一个样本均以仅有操控位符号。在FPGA内，一切具有此时刻戳的链路能够推迟至等于最长途径然后相互对齐，与转换器之间的推迟不同无关(图5和图6)。
图5：运用SYSREF操控位时刻戳，在一个FPGA处理模块内可完结子类0中的样本对齐，而与模仿输入到JESD204B输出之间的多个ADC上的实践推迟差异无关。
图6：运用附加的操控位作为触发器(赤色，符号为与前端模仿输入重合)，则FPGA能够对齐具有不同推迟的信号链样本。
总结
尽管确定性推迟是JESD204B中较为杂乱的一项特性，但若善加运用，便可成为高功用信号处理体系规划中的一项强壮特性。来自ADC阵列的样本可经过缓冲器推迟在FPGA内部对齐并去偏移，然后完结同步或交错采样。JESD204B子类辨认关于了解体系的时序对齐才干非常重要。体系ADC的SYSREF和CLK输入引脚处的时序收敛关于完结样本的时刻对齐而言极为要害。
