在Allegro SI的参数设置环境中你能够针对不同pcb规划要求规则不同的约束条件。这些不同的约束条件能够经过参数分配表分配给电路板上不同的特定区域，或许分配给某一个信号组(group)，乃至详细到某一个网络。这些约束条件包含了规模广泛的物理和电气功用参数，如常见的PCB线宽，过孔数目，阻抗规模，还有峰值串扰，过冲特性，信号延时，阻抗匹配等。Allegro
SI内部包含SigNoise信号完好性剖析东西，SigNoise能承受IBIS，Elecmodel和Quad模型，转换成其共同的规划模型化言语(DML)以完结杂乱I/O结构的建模。这种结构内有可编程驱动强度缓冲器，动态上拉/下拉I/O缓冲器和动态钳位二极管。这种杂乱的I/O结构模型是纯IBIS模型难以作到的。DML言语以Spice言语为根底，把IBIS模型嵌套在较大的宏模型中，在较大的Spice模型中有功用性IBIS模型，因而pcb规划训练SigNoise能以快得多的速度进行仿真，而这种速度是纯Spice模型所无法到达的。
“高速”规划并不是只适用于以较高时钟速率运转的规划，跟着驱动器的上升和下降时刻缩短，信号完好性和EMC问题就会加大。假如所用片子的信号和时钟边缘速率为1至2ns或更快，即便运转在几兆赫的板子也要精心考虑。信号传递速度快的板子在规划时就要选用虚拟样板，先对体系功用进行透彻的仿真，然后决议电路图的布局布线。所谓虚拟样板是供规划者先行模仿仿真的体系模型。对模仿样板进行仿真，是为了剖析信号的完好性和EMC功用，这意味着样板里有必要有满足精确的器材模型。片子模型一般有两类：一类是功用级;另一类是电路/器材级，后者一般用的是Spice言语或相似Spice的言语。功用级模型用于对体系级全体规划的评价，而电路/器材模型则用于对规划内部各个零部件进行精确剖析，找出难以判定的危险。对这两类模型都要进行仿真，并查看器材互连及板子通路。
IBIS模型是用于描绘I/O缓冲信息特性的模型,一个输出输入端口的行为描绘能够分解为一系列的简略的功用模块,由这些简略的功用模块就能够建立起完好的IBIS模型,包含封装所带来的寄生参数、硅片自身的寄生电容、电源或地的嵌压维护电路、门限和使能逻辑、上拉和下拉电路等。
Allegro SI是Cadence公司为了满足高速体系和板级规划需求而开发的工程规划环境。它将功用规划和物理实践规划有机的结合在一起。规划工程师能在直观的环境中探究并处理与体系功用休戚相关的高速规划问题。在进行实践的布局和布线之前，Allegro SI Interconnect
Designer使规划工程师在时刻特性，信号完好性，EMI，散热及其他相关问题上作出最优化的规划。这种一致的考虑不仅在单块板的体系中得到完美表现，更能在多块板构成的体系中，包含ASIC芯片，电路板，衔接电缆，插接件等之间的衔接进行剖析。Allegro SI能够承受许多第三方厂商的网络表信息，时刻特性数据(例如IBIS模型)，供给了强壮且易用的高速规划有必要考虑的参数设置环境。元件的IBIS仿真模型由元件的制造商供给，也能够自定义元件的模型。IBIS(input/output buffer information)输入/输出缓冲器信息规范,是一个元件的规范模型信息。IBIS模型是一种根据V/I曲线的对I/O 缓冲器快速精确建摸的办法,是反映芯片驱动和接纳电气特性的一种国际规范,它供给一种规范的文件格局来记载如驱动器输出阻抗、上升/下降时刻及输出负载等参数,十分适合做振铃(ringing) 和串扰(crosstalk)
Allegro SI对高速体系的信号完好性剖析和波形仿真，在高速体系规划中具有指导意义。规划者能够在电路板预布局的情况下，就能够对体系特性进行仿真，并且实践证明，仿真成果欠好的布局，在完结布线后的仿真成果也欠好。在进行布局的调整，完结布线后，再进行仿真，关于作用欠好的网络剖析原因，再加以针对性的改善，直至得到满足的布线成果。Allegro
SI仿真流程如下：
