1、导言
TQ6124是一种高速高精度的数模转化器芯片。它具有14位数据位并选用分段结构将数据位分红最高4位、中心3位和最低7位。TQ6124可对各段的数据选用不同的数模转化办法，其内部集成有高精度的电流源和高精度电阻，以保证数模转化的精度。TQ6124转化速度可到达1GSa／s。该芯片规划灵敏，运用便利，只需添加一、二块集成电路和少数的外围电路，即可构成一个完好且功用很高的数模转化器。
2 、TQ6124的结构特色及引脚功用
2 ．1 TQ6124的结构
TQ6124主要由锁存器、编码器、延时器、电流源、电流开关阵列、R～2R电阻网络等电路组成。图1所示是其内部结构框图。TQ6124的主要特色如下：
●数模转化速率高达1GSa／s；
●具有14位数据位；
●具有1G的模仿信号带宽；
●输出可直接作为射频的前端；
●时钟和数字数据为ECL电平；
●选用44脚QFP封装。
2．2 TQ6124的引脚阐明
图2为TQ6124的引脚摆放图，各引脚的功用阐明如下（括号中的数字为引脚号）：
Vss（1、11、12、33、34、44）：数字电源输入端，一般接－5V。电源滤波的旁路电容应尽或许接近电源脚，并直接衔接到地；
VAA（21、23、24）：－12V模仿电源输入端；
DGND（6、7、8、28、29、37、40）：数字地；
AGND（13、15、18、19）：模仿地；
D13～D0：数字信号输入端，其间D13为数据最高位，D0为数据最低位；
CLK、NCLK（9、10）：差分时钟输入端；
NV0、V0（16、17）：模仿信号输出端，为差分信号；
IREF（14）：参阅电流输入端，直接衔接到模仿地，是开关阵列的虚拟电流源；
VSNS（20）：判别电压输出端，芯片正常作业时有输出，且Vsns＝VREF；
VREF（21）：电压基准输入端，一般规划为－9V，当VREF＝－9V时，输出的模仿信号峰－峰值为1V；
Midtrim（25）：调整中心数据位的电压输入端，以调整波形，可选；
Lsbtrim（26）：调整低位数据位的电压输入端，以调整波形，可选；
ECLref（27）：可选的ECL电平参阅电压输入端，当数字数据和时钟为ECL电平常，该脚悬空，芯片内部可发生－1．34V的电压。
3、 TQ6124的外围电路规划
TQ6124运用灵敏便利，只需一块电压基准芯片和一块运算放大器及少数的外围电路即可（如图3所示）。这两块集成电路的主要用途是为数模转化芯片供给参阅电压。在数模转化器中，参阅电压的精度、稳定性和颤动对所发生的模仿信号的精度、稳定性和颤动有很大的影响。特别是该芯片具有的14位的数据位对参阅电压的功用愈加灵敏。AD586为AD公司出产的电压基准芯片，它功用好，差错峰－峰值只要4μV，可以满意TQ6124的14位精度的参阅电压要求。该电压基准（AD586）的输出与芯片的反应输出VSENSE经过运算放大器MC34071可构成负反应电路，以将VREF稳定在－9V，因而可进一步减小外部电源纤细改变对其所形成的影响，然后保证输出模仿信号的精度和稳定性。
4、运用阐明
尽管TQ6124运用简略，对外部条件的要求也并不严苛，并且调试便利。但在详细规划电路时，特别 是在印刷电路板的布局布线上，必定要留意遵从必定的规划规矩，不然其搅扰或许会很大，严峻时会导致输出的模仿信号质量很差，且信噪比很低。因而，运用时应留意以下几个方面问题：
（1）电源的去耦：一般在规划该电路时，模仿电源、数字电源、时钟电源都要选用0．01μF的电容来对各自的地进行旁路去耦。去耦电容应尽量接近芯片电源的输入端，最好选用外表贴装元件以减小引线带来的搅扰，且电容和芯片应在同一层面上，以削减寄生的电感和电容。
（2）地的处理：模仿地、数字地和时钟地应别离衔接，这样有助于消除数据和时钟间的搅扰，并应运用具有完好而独立的地平面的多层电路板，以保证高速信号的完好性。各地平面之间的阻抗应尽或许小，两两之间的沟通和直流压差应低于0．3V。模仿地、时钟地都应与数字地在电源输入端单点衔接，一般可选用磁珠衔接或直接衔接，以防止各地之间的搅扰。
（3）高速信号的端接：在高速数字体系中，传输线上阻抗不匹配会引起信号反射。减小和消除反射的办法是依据传输线的特性阻抗在其发送端或接纳端进行终端阻抗匹配，然后使源反射系数或负载反射系数接近于零。因而输入的高速ECL时钟和高速ECL数字信号在输入芯片前必定要进行端接，以减小反射。
（4）散热处理：因为TQ6124芯片的功耗较大，因而在规划电路时必定要加上散热片，以保证芯片可以正常作业。
（5）高速数字信号线和时钟线应尽量远离模仿信号线，数字信号线的周围应布数字地，相同模仿信号线周围应布模仿地，时钟周围布时钟地，以此来防止各信号间的搅扰。
（6）一切的信号线都应尽或许短，假如信号线太长，则线间的串扰就或许会较大。
此外，在芯片的运用过程中，还需特别留意的 是：因为芯片锁存数据是在时钟的下降沿进行的，其时钟与数据的时序联系如图4所示，因而，为了保证数据的正确性，数据的改变最好在时钟上升沿完结，以保证芯片在采样数据时有满足的树立时刻。
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