胡子辉，黄嵩人，陈奕星（1.湘潭大学物理与光电学院，湖南省，湘潭市，411105；2.南京芯视元电子有限公司 南京市）
摘 要：增强实践（AR）技能是一种将虚拟信息与实在国际奇妙交融的技能，被视为智能手机之后的下一代终端形状。增强实践其间的一个关键技能便是微显现技能，现在微显现技能发展的瓶颈在于怎么使显现芯片尺度做小而分辨率做高。本文提出了一种进步显现分辨率的动态子像素组合办法，并在现场可编程逻辑门阵列（FPGA）上完成电路。经过对原图画进行数据处理，将一帧原图画分红跟显现屏物理分辨率共同的四个子帧图画，并进步显现帧率，进步了显现屏的显现分辨率，减小了完成相同分辨率显现屏所需求的尺度，面积减小了44.8%，十分适宜运用于微显现范畴。
关键词：增强实践；微显现；分辨率；FPGA
0 导言
跟着微显现范畴，例如增强实践（AR）和虚拟实践（VR）的不断发展，商场对其运用的显现屏的显现质量和尺度功耗提出了更高的要求。
在许多的显现器中，微型显现器是一种特别的产品形状，现在业界对其并没有准确界说，一般能够把屏幕对角线尺度小于30mm的显现器称为微型显现器，简称微显现器或微显现。微显现器本身的物理尺度很小，可是却能够经过光学体系构成大屏幕显现作用，广泛运用于AR眼镜、微型投影、作战头盔、才智车灯等场景。一般来说，为了进步显现作用，最直接的办法是添加显现屏的像素数量，来显现更高分辨率的视频或图画。可是，这样做会大幅度添加显现屏尺度规划和功耗，不适用微显现范畴的运用场景。
本文提出了一种进步显现分辨率的动态子像素组合办法，经过对高分辨率的图画进行数据处理后显现在低分辨率的显现屏上，能够在不添加显现屏的功耗和尺度的条件下使视觉分辨率进步为本来的四倍。特别适宜运用于微显现运用场景。
1 办法原理
在显现技能中，显现视频和图画的显现单元被称作为像素。一般来说，显现屏的像素阵列的数目和待显现的视频或图画的分辨率是保持共同的，即待显现视频或图画中的某一像素点会由显现屏上固定的一个像素单元出现出来。而显现屏的像素单元是由比之更小的子像素组合构成的。一般来说，在显现范畴任何一种色彩都能够由红绿蓝(RGB)三种色彩混合而成的，即一个像素阵列其实是由R、G、B这3种子像素依照特定的次序不断重复摆放构成的。
本文经过研讨发现，假如能够做到将待显现的高分辨率的图画，拆分红四个低分辨率图画，并在原一帧高分辨率图画的显现时刻内，将拆分后的四个低分辨率图画依照特定办法进行显现。经过图画在空间和时刻上的累加，能够完成用较低分辨率的屏，显现较高分辨率的图画的意图，并取得优于低分辨率屏的实践显现作用。这种特定的显现办法，在本文被称为动态子像素组合办法。所谓动态子像素组合，相关于传统显现办法，图画的像素单元在显现屏上没有固定的显现单元，在显现过程中显现单元时刻在改变。
1.1 源图画区分
以1080P的视频源做为试验比如，如下图所示，源图画的像素为1080行和1920列，每个像素包括R、G、B三个色彩重量。将1920×1080分辨率的源图画区分红四幅960×540的子图画。详细区分办法为，将奇数行和奇数列的像素顺次取出组成子图画1，将奇数行和偶数列的像素顺次取出组成子图画2，将偶数行和奇数列的像素顺次取出组成子图画3，将偶数行和偶数列的像素顺次取出组成子图画4。
1.2 子图画显现办法
为到达更好的显现作用，本文的计划选用当时十分盛行的RGBG的显现办法。RGBG的显现办法比照传统的RGB显现办法，每个显现像素单元添加了一个G子像素，由本来的三个子像素添加到四个子像素，显现作用愈加细腻滑润。并且选用的是田字型的显现办法，这更方便于动态子像素组合处理。
将原视频一帧分红4个子帧，在榜首个子帧的时刻内，将子图画1按如图1的显现办法显现；在第二个子帧的时刻内，将子图画2按如图2的显现办法显现；在第三个子帧的时刻内，将子图画3按如图3的显现办法显现；在第四个子帧的时刻内，将子图画4按如图4的显现办法显现。最终将四幅子图画都完好的在显现屏上显现出来，并经过进步帧率使四幅子图画的虚拟像素结合，然后进步显现作用。
2 Matlab验证
在matlab中对动态子像素组合的可行性及作用进行验证，该办法希望到达的作用是将四个子帧的图画在时刻上叠加显现到达原一帧图画的显现作用。关于图画的像素点而言，每个像素点在四个子图画平别离对应有四个不同的灰度值，灰度值在时刻上的叠加作用能够在matlab中取平均值的办法来模仿。
首要对1080P的原图进行区分，不进行动态子像素办法的处理，直接对四幅子图画的灰度值取平均值的办法处理，最终的显现作用的细节如图5中心部分所示，图中左面部分为原图的细节图。将四幅图画经过动态子像素组合办法处理后，再对处理过的四幅子图画的灰度值取平均值后的图画的细节图如图5右边部分所示。
比照原图画、没有经过动态子像素组合办法处理的图画和经过动态子像素组合处理的图画的显现作用能够看出，原图的显现作用显着是最佳的。而四幅子图画直接叠加的显现作用因为分辨率只为原图的四分之一，显现作用含糊了许多。子图画经过动态子像素组合处理的过的显现作用显着比没有处理的图画要明晰许多，但比原图的显现作用仍是差了一些。
3 Verilog规划
verilog规划要完成的功用是将1080P/60Hz的空间五颜六色格局的RGB888数据，转化成240Hz/RGBG数据格局输出。如图6为全体规划框图，输入的RGB88数据在输入模块进行处理，完成图画的区分等操作。输入数据把处理过的数据送入RAM中进行缓存，输出处理模块从RAM中读出数据以设定时序输出。
3.1 输入数据模块规划
如图7为输入数据模块规划示意图，输入的RGB888数据每两行都会包括四幅子图画各一行的数据，经过判断行和列的奇偶将数据分隔，并别离存入四个存储模块，关于子图画1，显现办法是直接在屏上显现，不需求对数据进行平移处理，直接将数据存入存储模块1。关于子图画2，显现办法是右移一个子像素的间隔在屏上显现，所以需求对子图画2的数据进行右移处理后存入存储模块2。关于子图画3，显现办法是下移一个子像素间隔显现，所以需求对子图画3的数据进行下移处理后存入存储模块3。关于子图画4，显现办法是向右下移一个子像素间隔显现，所以需求对子图画4的数据进行右下移处理后存入存储模块4。
3.2 存储模块规划
如图8为存储模块规划示意图。存储模块共包括4个子存储模块，别离用来寄存4个子图画的数据，读写分隔，能够一起读和写。写时钟为148.5M，写地址、写数据和写使能由输入数据处理模块供给。读时钟为198M，读地址和读使能由输出数据处理模块供给。
3.3 输出数据模块规划
如图9为输出数据处理模块示意图，功用是读出RAM中的数据，所以需求读使能和读地址信号。因为输出数据格局为RGBG，G色彩重量数据量添加了一倍，所以总的输出数据为输入数据的4/3倍，因而输出时钟应进步到198M，帧率为240Hz，所以需求发生输出时钟及同步信号。
4 FPGA完成
4.1 显现体系
已在XilinxArtix-7系列型号为AX7013的现场可修改逻辑门阵列（FPGA）开发板上完成了动态子像素组合办法。如图10是用于完成的图画显现体系。经过HDMI接口接入1920×1080分辨率的视频数据，运用Sil9013转化芯片将HDMI数据转成RGB888数据格局，再经过动态子像素组合模块处理，输出960×540分辨率RGBG格局的数据点亮960×540的LCoS微显现屏，显现出1920×1080的图画显现作用。
4.2 显现作用比照
图12左面为图画在LCoS显现芯片上没有经过动态子像素组合办法处理四幅子图画直接叠加显现的细节图，图12右边为图画经过动态子像素组合办法处理的显现细节图。
经过比照能够看出，进行处理的图画的显现作用显着好于没有经过处理的图画。
5 结语
针对微显现运用范畴的高分辨率需求，本文提出了一种进步显现分辨率的动态子像素组合办法，经过对高分辨率的图画进行处理，区分红多副子图画显现，并进步显现的帧率，添加了虚拟像素点，进步了显现屏的显现分辨率。此办法经过matlab和FPGA验证经过。一般1080P的微显现屏的尺度大约为0.7英寸，经过动态子像素组合办法使在0.52英寸的微显现屏上完成了1080P显现。面积减小了44.8%，显现分辨率进步到了本来的四倍。
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（注：本文来源于科技期刊《电子产品国际》2020年第05期第51页，欢迎您写论文时引证，并注明出处。）
