1、不主张运用组合逻辑时钟或门控时钟。组合逻辑和门控时钟很简略发生毛刺，用组合逻辑的输出作为时钟很简略使体系发生误动作。
2、 不主张运用行波时钟。行波记数器尽管原理简略，规划便利，但级连时钟(行波时钟)最简略形成时钟误差(△T)，级数多了，很或许会影响其操控的触发器的树立/坚持时刻，使规划难度加大。转化的办法是选用同步记数器，同步计数器用原理图描绘或许较难，但用HDL言语很简略就可以描绘一个4位计数器。
3、尽量防止选用多个时钟，多运用触发器的使能端来处理。在可编程逻辑器材规划时，因为时钟树立应尽量防止选用多时钟网络，或许选用恰当的办法削减时钟的个数，运用频率低的时钟尽量简化消除。
4、触发器的置/复位端尽量防止呈现毛刺，及自我复位电路等，最好只用一个大局复位信号。
5、电路中尽量防止“死循环”电路，如RS触发器等。
6、制止时钟在不同可编程器材中级连，尽量下降时钟到各个器材时钟误差值。
