1. 导言
跟着大规模集成电路技能、信号剖析与处理技能及嵌入式微处理器软硬件技能的迅速开展，现代电子丈量技能与仪器范畴也在不断讨论新的仪器结构和新的测验理论及办法。集数字存储示波器、数字万用表、频率计三者功用于一体的便携式数字存储示波表正代表了当代电子丈量仪器开展的一种新趋势。便携式数字存储示波表具有体积小、重量轻、成本低、不需沟通供电、可靠性高、运用简洁等一系列特性，十分适合于运用在有电源、空间、运送等条件约束的环境下。
便携式数字存储示波表集A/D技能、ASIC技能、DSP技能、LCD显现技能于一体，具有极高的技能含量、很强的实用性和巨大的市场潜力。现在国外已有较老练的产品，而国内涵该范畴的研讨尚属起步阶段。本文所述计划选用嵌入式规划技能，成功地完结了对被测信号的实时处理与剖析。
2. 便携式数字存储示波表的硬件规划思维
2．1 硬件体系结构规划
便携式数字存储示波表硬件上首要包含模仿通道、数据采样、数据处理、显现操控等模块。图1所示为一种传统的以微操控器（DSP）为中心的示波表结构规划计划。该计划的缺陷是：体系只能将DSP做为中心操控器材，形成DSP使命深重、接口杂乱。
为处理上述问题，本文选用了依据DSP＋FPGA结构的嵌入式规划计划，如图2所示。其间FPGA首要集成了以下部件：
（1） 2K字节的FIFO及FIFO操控器：FIFO用来缓存高速ADC收集的信号数据。体系无有用触发信号时FIFO作业在环形办法， 
不断写入ADC送来的采样数据；当触发信号有用后，FIFO作业在桶形办法，FIFO操控器将依据DSP预先写入的预触发/后触发时刻 操控字设置FIFO读指针方位，一旦FIFO写满后就中止写入，并由FIFO操控器告诉DSP取走这一屏的采样数据；
（2） 2K字节的显现缓存：用以缓存从DSP送来的LCD显现数据，并等候LCD操控器取走送LCD显现；
（3） 外围操控器部分：
a. 测频测周电路：接纳模仿通道送来的整形后的丈量信号，测得被测信号的频率/周期值并等候DSP读取；
b. 采样频率操控电路：依据DSP写入的操控字别离操控ADC采样频率及FIFO写频率，以最大极限地运用有限的FIFO空间完结宽频采样；
c. 触发裁定：确认是否按捺模仿通道送来的触发信号；
d. 总线裁定：对DSP发生的地址信号及操控信号进行译码以完结对外部设备的操作，并担任和谐FIFO和显现缓冲或许存在的读/写抵触；
e. LCD操控器：发生LCD显现所需的各种时序信号，并担任从显现缓存中读取数据送LCD显现屏；
可见，本规划将除模仿通道、ADC、DSP及LCD显现屏之外的绝大部分功用部件都集成在FPGA内部。FPGA硬件在解析DSP预先写入的少数操控字后即可主动完结数据采样、信号频率/周期丈量以及波形显现等底层操控功用，而DSP则被解放出来首要担任数据编码、波形康复及人机界面等上层数据的操控处理。
总归，为最大极限地充分发挥可编程AS%&&&&&%芯片在嵌入体系规划中的效果，本规划运用FPGA分管部分体系操控使命，使DSP可以更好、更有用地发挥其数据处理的专长；一起，FPGA的运用使体系平分立功用部件大大削减，也有用地缩减了体系的体积和功耗，增加了体系的可靠性。
2．2 显现缓存的规划
本体系中对LCD显现缓存的规划是需求侧重考虑的。为处理DSP不断写（改写）和LCD操控器不断读的对立，一般体系中需求设置两片独立的RAM 芯片，并引进杂乱的PING－PANG切换操控机制，以确保DSP写操作和LCD读操作总是针对不同的RAM芯片。而在本规划中，咱们直接运用了 FPGA内部的双口块RAM资源，一方面FPGA内部的RAM操控电路完结对双口RAM的异步读/写，确保显现数据更新在时刻上的连续性；另一方面，由 FPGA别离界说的不同宽度的读/写数据端口主动完结了数据宽度的转化。
这儿的一个实践问题是：FPGA内部双口块RAM容量是有限的。本规划选用的FPGA内部只需2KB容量的双口块RAM，而咱们选用的320×240的 LCD一整屏的显现数据需求将近10KB（9,375B）单元来寄存。一种处理的办法是：体系将一屏显现数据分为5帧来处理，FPGA以守时中止的办法向 DSP请求数据改写，而每次中止DSP将向显现缓冲中写入1/5屏的数据。实践证明，只需规划好时序联系，体系的作业是十分安稳的。
3. 便携式数字存储示波表的软件体系结构
3．1 软件体系结构规划
为了进步体系的可保护性和可扩展性，本文示波表精心规划了一种模块化的层次软件体系架构，如图3所示。
其间：
（1）硬件接口层：首要包含底层驱动程序（以函数方法供给），如硬件初始化代码、DSP中止服务代码（FIFO送来的读中止及显现数据改写守时中止）、根本显现形式（点、线、字符、汉字、栅格等）代码、DSP写显存代码、DSP读FIFO代码以及DSP对其它端口的拜访代码等等；
（2）内核层：依据当时测验需求调用不同功用模块以和谐完结测验使命；可调用的模块包含通道操控模块、采样时钟操控模块、时基/幅基调整模块、显现数据处理模块、波形数据处理模块（包含插值子模块、信号参数核算子模块、频谱剖析子模块等等）；
（3） 用户界面层：包含键语剖析及键值散转模块、菜单显现模块；
为供给杰出的人机界面，并组织和谐完结很多的丈量使命，本体系中软件作业量比较大、软件功用比较杂乱。选用这样的层次模块结构后，只需各模块（函数）接口界说得清晰明确并具有必定的通用性，就可以树立杰出的软件体系结构，使得软件的更新和保护十分便利。
3．2 软件流程规划
图4所示为本示波表软件作业流程，首要包含三部分：
（1） 初始化模块：包含DSP片内寄存器初始化、DSP片外外围器材初始化、示波表测验条件初始化、大局音讯变量初始化及显现缓冲初始化等。
（2）作业办法设定模块：如需求，程序将依据用户按键输入状况设置（Manual作业办法）或依据被测信号的改变主动调整（Auto作业办法）示波表当时作业办法――包含通道操控、采样时钟操控、时基/幅基调整及对FPGA内操控字的更新等。
（3） 信号数据的处理及显现模块：读入本次触发后收集的波形数据（包含测频测周数据），并对波形数据进行处理――包含插值处理、频谱剖析、信号参数核算、显现数据映射处理等。
4. 体系功能
本规划选用了Motorola公司的16位嵌入式DSP（56805）和Xilinx公司的FPGA（XC2S50）来完结，体系整合后现已验证，到达以下目标：
（1） 模仿带宽10MHz，单次带宽5MHz；
（2） 最高取样率40MS/s；
（3） 水平扫描时基50ns/div~10s/div，笔直扫描 幅基5mV/div~5V/div；
（4） 可测信号参数：频率、周期、平均值、有用值、峰峰值等；
现在体系中的DSP和FPGA资源都还留有较大富余量，极有利于体系的进一步改造、晋级。
5. 定论
在实时信号处理体系中，一般底层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，适于用硬件完结；而高层处理算法的特点是数据量较少，但算法的操控结构杂乱，适于用运算速度高、寻址办法灵敏、通讯机制强壮的DSP芯片来完结。本规划因而选用DSP＋FPGA结构一起统筹速度及灵敏性，其间底层FPGA硬件完结数据采样、信号频率/周期丈量以及波形显现操控等功用，而上层DSP软件则担任完结数据编码、波形康复核算及人机界面的处理。
跟着测验技能的进一步开展，便携式仪器的市场前景越来越宽广，本规划依据DSP＋FPGA的嵌入式体系结构的研发成功，有用地减小了体积，降低了功耗，增强了可靠性，为国产数字示波表的进一步研发和开发做出了有用的测验，而且对其它数字仪器仪表的小型化规划也具有必定的指导意义。
详解数字存储示波表样机的理论研讨与商用规划（共7部分）
