基群速率数字信号的组成设备和分接设备是电信网络中运用较多的要害设备，在数字程控交流机的用户模块、小灵通基站操控器和集团电话中都需求运用这种同步数字复接设备。近年来，跟着需求自建内部通讯体系的公司和企业不断增多，同步数字复接设备的运用需求也在添加。FPGA(现场可编程门阵列)器材的高功用简化了数字通讯体系的规划与完结。本文根据FPGA的技能特色，结合数字复接技能的根本原理，完结了基群速率(2048kbps)数字信号的数字分接与复接。
1 同步数字复接的根本原理
在数字通讯网中，为了扩展传输容量和传输功率，常常需求把若干个低速数字信号兼并成为一个高速数字信号，然后经过高速信道传输；而在接纳端又依照需求分化成低速数字信号。数字复接技能便是完结这种数字信号兼并(复接)和分化(分接)的专门技能[1]。
1.1 体系区分
同步数字复接终端包含同步数字复接器(Synchronous Digital Multiplexer)和同步数字分接器(Synchronous Digital Demultiplexer)两部分，如图1所示。数字复接器把两个或两个以上的支路数字信号按时分复用办法兼并成单一的合路数字信号；数字分接器把单一的合路数字信号分化为本来的各支路数字信号。一般总是把数字复接器和数字分接器装在一同做成一个设备，称为复接分接器(Muldex)，一般简称数字复接设备[2]。
同步数字复接器由守时和复接单元组成；而同步数字分接器则由同步、守时和分接单元组成。守时单元给设备供给各种守时信号，复接器的主时钟可由内部发生，也可由外部供给，而分接器主时钟则从接纳信号中提取，并经过同步电路的调整操控，使得分接器基准时序信号与复接器基准时序信号坚持正确的相位联系，即收发同步。同步的树立由同步单元完结[1]。
1.2 位同步[3]
在数字通讯中，位同步是最根本的同步。位同步的根本意义便是收端和发端时钟信号有必要同频同相，这样接纳端才干正确接纳和判定发送端送来的每一个码元。为了抵达收发端时钟同频同相，接纳端需求从收到的码流中提取发送端的时钟信号来操控接纳端时钟，然后做到位同步。完结位同步的办法分为刺进导频法和直接法两类。而直接法依照提取同步信号的办法，大致又可分为滤波法和锁相法。锁相法的原理是：在接纳端用鉴相器比较接纳码元和本地发生的位同步信号的相位，假如两者不共同，则用鉴相器输出差错信号去操控本地同步信号的相位，直至本地的位同步信号的相位与接纳信号的相位共同中止。
1.3 帧同步
在复接分接器中，假如仅仅循环交织地复接各支路数字信号，那么一旦兼并成为一个合路数字信号后就难以正确地施行分接。为了保证接纳端分路体系能和发送端共同，在坚持位同步的基础上还有必要要有一个帧同步体系，以完结发送端与接纳端的帧同步[2]。
完结帧同步的根本办法是在发送端预先规定的时隙(即帧同步码时隙)刺进一组特别码型的帧同步码组；在接纳端由帧同步检测电路检测该码组以保证收发帧同步[2]。
帧同步检测状况有失步态、同步校核态、同步态和同步维护态四种状况。
2 根据FPGA的同步数字复接的规划与完结
FPGA/CPLD既承继了ASIC的大规模、高集成度、高可靠性的长处，又克服了一般AS%&&&&&%规划的规划周期长、出资大、灵活性差的缺陷，逐渐成为杂乱数字电路规划的抱负首选[4]。
ISE是XILINX公司供给的一个开发FPGA/CPLD的集成环境，其集成的东西能够完结从规划输入、功用仿真、归纳优化、归纳后仿真、布局布线、时序仿真到装备芯片等整个FPGA/CPLD开发进程。
本规划选用ISE集成环境进行开发，运用SPARTAN-3系列FPGA器材完结规划。
2.1 按码字复接体系的规划
数字信号复接主要有两种办法[1]：一种是“逐位复接”，另一种是“按码字复接”。其间按码字复接办法保留了码字结构，有利于多路组成处理和交流。本规划要完结32路信号的复接，信息位采纳各支路互相循环且每次刺进一个8位信息位到合路数字信号中的码字复接方式，帧同步码选用CCITT引荐的10011011。
2.1.1 复接器和分接器的规划
复接器应完结两个功用。一是循环接纳32个64kbps的支路信号，每支路每次送入8位信息位(其间榜首支路送入固定的帧同步码10011011)，构成合路数据；二是将合路数据以2048kbps的速率发送出去，构成合路信号——基群速率信号。
同步数字复接器电路原理图如图2所示，复接器由移位寄存器和守时模块两部分构成。移位寄存器分两组，每组由32个8位移位寄存器组成。在一帧时刻(125μs)内，当其间一组移位寄存器在64kHz时钟操控下一起移入32个支路的数据时，另一组移位寄存器在2048kHz时钟(xclk_2M)的操控下将前次存入的32个支路的数据顺次送出。鄙人一帧时刻内，则由榜首组移位寄存器输出2048kbps的合路信号，第二组移位寄存器读入32个64kbps的支路数据。依此规则，在守时模块的操控下，由两组移位寄存器替换改换作业任务，完结了支路输入和合路输出的接连性。守时模块由计数器(cnt)、多路挑选器(mul2~mul5)等组成，为两组移位寄存器供给作业答应信号、合路信号输出的切换挑选信号。
为了进步时钟的可靠性、下降时钟的延时颤动、进步时钟的驱动才能，然后更好地完结同步复接，使用FPGA本身供给的大局时钟资源驱动本规划的主时钟，将外部时钟从芯片的大局时钟管脚输入，经过BUFGP(IBUFG+BUFG)后经过大局时钟网络送至同步复接部分。
分接器的功用与复接器相反。分接器在其守时单元的操控下，对两组移位寄存器进行2048kbps的数据写入和64kbps的数据读出，完结基群速率合路数字信号的32路分接。
2.1.2 位同步提取电路的规划
完结合路数字信号的分接，需求从数据流中提取时钟同步信息。现在，在数字通讯体系中，常常选用数字锁相法提取位同步信号[3]。
位同步提取电路如图3(a)所示，主要由微分与鉴相模块、添门/扣门操控模块、高频时钟模块以及分频器(clk_gen)等部分组成。微分电路(diff)的功用是把非归零码转化为归零码，以利于守时信息的提取。鉴相器的功用是比较接纳码元(code_in)与分频器输出的本地时钟信号(clk_out)的相位，若本地时钟超前于接纳码元的相位，鉴相器向扣门电路输出一个超前脉冲，在16分频器输入端扣除一个高频窄脉冲，使分频器输出的时钟信号的相位滞后1/16周期；若本地时钟滞后于接纳码元的相位，鉴相器向添门电路输出一个滞后脉冲，添加一个高频窄脉冲，使分频器的输出脉冲的相位提早1/16周期。高频时钟模块将本地高频时钟输入信号clk_in转化为两路相位差为90°的窄脉冲序列，分别为添门和扣门供给高频窄脉冲序列。添门为常闭门，在没有滞后脉冲操控时，此门一直封闭；扣门为常开门，若无超前脉冲操控时，窄脉冲信号经过此常开门。分频器将输入的高频时钟信号分频后输出位同步信号clk_out。
对位同步提取电路进行时序仿真，得到的时序仿真波形图如图3(b)所示。图中，code_in为输入码流，clk_out为位同步信号输出。由图可知，该电路能够从输入码流中精确提取位同步信号，并且在码流相位有改变的时，位同步信号能够快速地做出相位调整，坚持同步。
2.1.3 帧同步单元的规划
为了正确地施行分接，在分接前有必要先经过帧同步单元对合路信号进行帧同步检测。
帧同步单元是复接设备中较杂乱也很重要的部分。如图4所示，它主要由同步码检测模块(chk)和同步检测操控模块(chk_ctrl)两部分组成。其间，同步码检测模块对输入的数据流进行查找，一旦检测到帧同步码(10011011)，当即输出一个捕获脉冲信号(get)；同步检测操控模块由帧同步体系状况计数器和一帧计数器等构成，完结帧同步单元的状况转化操控、每帧检测同步头的操控等功用。
帧同步的要害部分是前方维护和后方维护的规划。为了削减从失步到从头取得同步的时刻和减小信道误码对同步作业状况的影响，然后得到较好的通讯质量，本规划选用了2帧后方维护和3帧前方维护的计划。
帧同步体系状况转化图如图5所示。体系上电复位后，在开端时刻处于失步状况(STATE0_1xx——其间x表明无关值)，体系从外部输入的合路码流中搜捕帧同步码“10011011”，若合路码流中没有帧同步码，状况计数器仍坚持为1xx；若从合路码流中检测出同步码(get=“1”)，则状况计数器清零为000，体系进入同步校核态(STATE1_000)，开端将合路码流写入移位寄存器，分接器输出开关依然为封闭状况(switch=“0”)。在同步校核状况下，若下一帧承认帧同步码不正确，判别为虚伪同步，则状况计数器减1变为111，体系回到失步态；相反，若下一帧承认帧同步码正确，则体系进入同步态(STATE2_001)，分接器输出开关翻开(switch=“1”)，开端正常分接合路码流。体系进入同步态后，若合路码流中呈现帧同步码丢掉，则状况计数器加1，体系进入同步维护态1(STATE3_010)；若下一帧依然检测帧同步码失利，则状况计数器再加1，体系进入同步维护态2(STATE4_011)；若接连第三帧未收到帧同步码，则状况计数器再加1转为100，体系进入失步状况，中止分接合路码流(switch=“0”)，一起从头开端搜捕帧同步码“10011011”。体系在同步维护态(状况计数器值为01x)下，若检测帧同步码正确，则状况计数器置数为001，体系回到同步态。
2.2 体系仿真与验证
在ISE集成环境下，调用ModelSim仿真软件对体系各模块进行功用仿真、归纳后仿真以及布局布线后的时序仿真。仿真成果表明，复接器、分接器、同步单元等一切模块的规划均满意规划要求。
为了进一步保证体系规划的可实用性，将体系各组成模块依照自环作业状况连接起来，对体系各模块进行了联合仿真。复接设备自环验证的原理图如图6所示。
将32路64kbps的支路信号Ts_in(31:0)送到复接器(multiplexer)的支路信号输入端Ts(31:0)，复接器的合路信号输出端E1_out与同步单元syn_module(包含位同步和帧同步)的合路信号输入端E1_in相连(自环)，合路信号经过位同步信号提取以及帧同步检测后，由同步单元将非失步状况下的合路序列从信号输出端E1_out送出，同步单元还供给位同步信号clk_out，送分接器demultiplex的输入端xclk-2M,同步单元输出的合路序列送入分接器的合路信号输入端E1_in，经过火接器施行分接后，最终从支路输出操控单元output_gate的输出端能够得到各个支路的输出信号Ts_out(31:0)。
图7为复接设备自环验证的仿真时序图。其间，Ts_in为32个支路送来的64kbps的鼓励信号；mul_E1_out为经复接器施行复接后的合路信号；E1_check_in为进入帧同步码检测模块的合路序列；get_syn为帧同步码检测的成果；one_fr为同步校核和同步维护所需的帧同步码检测操控信号；syn_n为体系失步信号；syn_E1_out为非失步状况下的合路序列；opn为支路信号输出答应信号；Ts_out为施行分接后各支路的64kbps输出信号；Ts_in(1)为复接器榜首支路输入信号；Ts_out(1)为分接器榜首支路输出信号。
将输入鼓励信号Ts_in与体系支路输出信号Ts_out相比较，成果表明，在从同步到下一次失步的时刻内，Ts_out与Ts_in信号波形根本共同——Ts_out中会呈现一些1~2ns的过渡值，这些过渡值是因为Ts_out总线中32个支路信号抵达寄存器输出端的时刻不共同而形成的，这是由FPGA器材时延不确定性决议的。由Ts_in(1)和Ts_out(1)的波形比较可知，关于每个单一的支路信号，并不存在这种过渡值，分接后的支路信号与复接器支路输入信号共同。因而，Ts_out总线中呈现的这种过渡值不会影响体系的功用。
时序仿真成果表明，复接、同步以及分接功用均正常，满意规划要求。在5万门的SPARTAN-3系列FPGA器材xc3s50上完结规划，硬件资源的运用情况如下：319个Slice，263个Slice Flip Flop，562个4 input LUT，70个bonded IOB，2个GCLK。该规划已作为一个模块应用到其它体系中，具有必定的实用价值。一起，因为该规划选用VHDL言语描绘，具有可移植性，使用中小容量的FPGA就能完结该体系功用。
