Adrian Cosoroaba和Terry Magee在本月MemCon上给出了关于DDR4 SDRAM接口的具体展现，该演示应用于赛灵思UltraScale All Programmable FPGA上。接口规划将DDR SDRAM提升至2400Mbps乃至以上，一起下降接口功耗。为了到达这个方针，赛灵思的工程师们有必要将DDR4接口问题放在首位。除了规划将DDR4兼容UltraScale I/O PHY，他们从头规划了DDR4 I/O PHY，然后扩展它的功能并支撑其他I/O的需求。成果：根本的13位可编程字节通道，这首要是一个DDR4 PHY。
假如你来自SoC的国际，或许不太理解为什么赛灵思需求挑选这样做。因为当有不计其数乃至百万个逻辑单元和触发器、几兆的块RAM和数千个DSP片时，因为物理封装的约束只要数百个I/O管脚，所以，I/O管脚是稀缺资源。所以，I/O管脚有必要可编程且满足灵敏，可掩盖任何或许的I/O使用范围，从DDR4-2400 SDRAM驱动库到使LED闪耀以及其他更多的工作。这便是赛灵思为何如此做的原因。关于UltraScale架构的FPGA来说，咱们首要完成了I/O规划的难点——DDR4 PHY，然后再增加一些简略的。
成果十分显着，I/O字节通道架构看来如此：
UltraScale FPGA I/O字节通道架构
逻辑上下一个问题或许是：“为什么13位?”简略的答案是，两个这样的库包括26位，这是DDR4 指令和地址行要求的。数据行、频闪和预选要求每个字节各别的增加11位，这契合新的13位UltraScale I/O库。. QDR和RL3 DRAM要求12个I/O行(9个数据行和2个时钟)，这也契合13位块结构。任何余下的要害都可编程另作他用。
UltraScale FPGA的52管脚I/O库封装4个13位字节通道以及两个PLL和一个时钟模块，看似如此：
一个UltraScale 52管脚I\O库
两个PLL答应你将个库分隔，这样就能在你的规划里为两个彻底不同的方针服务。
