数字门电路本质上是模仿的，由于它们运用的是晶体管。当然，这些晶体管作业在它们的极点导通条件下(这正是它们被称为“数字”的原因)，但在逻辑状况转化过程中它们是纯模仿的。经过添加一些无源器材，你能够规划出许多种电路，比方电平转化器、倍频器、相位检测器、线路驱动器和脉冲改换器。
就拿办法最简略的衔接门电路的无源器材来说吧。上拉/下拉电阻能够将未用的数字输入设置为确认的逻辑电平(关于分立型CMOS来说这是肯定有必要的)。开路漏极/集电极/发射极输出也需求上拉/下拉电阻以模仿办法设置数字电平。
但怎么将门与无源器材组合在一起用作守时或均匀组件让人更感兴趣。最基本的占空比至模仿电平转化能够用一个简略的RC滤波器完结，见图1。
图1：将RC滤波器添加到一个逻辑门能够发生带纹波的电压值输出。
脉冲宽度调制(PWM)输出的是模仿直流电压值，这个电压值来自施加到RC滤波网络的接连凹凸逻辑电平之间的守时份额。从电容上的0V开端，每个接连的高电平都会使电容上的电压添加一点，直到经过大约5个RC时刻常数后到达平衡。在均匀过的直流电平上总是存在一个很小的纹波(图中有点夸张了)。为了得到最好的成果，脉冲频率要尽或许高，RC时刻常数则尽或许长—与要求的稳守时刻取得共同。
咱们能够在最基本的数字类型的相位检测器中充分发挥这种效应(图2)。在锁相环中能够运用异或功用，由于经过RC滤波器滤波的输出电压直接正比于两个输入信号间的相位差导致的占空比。
图2：一个异或门、一个压控振动器和一些无源器材组成了一个倍频器。
将经过RC滤波器滤波的直流电平反应到压控振动器(VCO)能够将其频率确定于参阅频率。VCO输出和参阅信号之间的这个相位差取决于VCO运行在与参阅信号相同频率所需的电压值。
顺便作用是异或相位检测器的频率翻倍功用。现实上，相同效应能够用于倍频器(图3)。
图3：运用一个异或门、一个运放、两个电容、一个电感和一个延时器完结的倍频器
异或门输出端的逻辑边缘使LC振动器起振，这个LC振动器被调谐为在想要的谐振频率发生谐振。当异或门输出端是一个对称的50%占空比时发生奇数谐振，偶数谐振能够用时延线除掉，这个时延线用于设置适宜的异或输出脉冲占空比，以便最大极限地得到想要的谐振信号。扩大器将LC振动器的振动康复到数字逻辑电平值。
相位检测器、线路驱动器和脉冲整形器
假如真的期望参阅信号和压控振动器(VCO)之间的相位联系得到严格控制，咱们能够看一些实例。在这种情况下，图2所示的XOR相位检测器并不能彻底满足要求。例如当参阅信号是一个随机的非归零(NRZ)数据流时，咱们想要VCO进入相位确定状况来发生康复时钟，以便上升时钟沿发生在示波器上看到的数据眼图的正中。
由于接收器中的热噪声(及其它原因)，弱信号的数据转化会当令发生“颤动”，因而采样数据以确认是1仍是0的最佳时刻是在最远离转化的时刻点上——也便是模仿调制波形的起伏峰值处的眼中心方位。
图4：D触发器和VCO能够让你将采样点设在信号眼图中心。
这儿的输入数据流以时钟办法驱动D触发器，并在VCO时钟高或低的瞬间进行采样。(只需上升的数据沿进行时钟驱动。与延时输入进行异或能够一起完结上升/下降的数据沿时钟驱动，但没有必要。)均匀后的直流输出反应给VCO，直至VCO下降时钟沿找到数据转化。这样，真实采样数据位的上升时钟沿就处于它所属的眼图中心。这要求50%占空比的时钟，这样的时钟能够经过运用两倍于方针频率的VCO再进行二分频取得。
当数据流中存在很长的接连1和0时，最好是运用守时的三态泵上或泵下脉冲，除非RC时刻常数能够做得与接连比特相同很长。
这是我所知道的仅有运用数字逻辑忍受D触发器找出自身亚稳态的一种办法，但不要紧，偶尔的亚稳态成果只是在RC滤波器积分上千个脉冲期间的一点小瑕疵。
当然，所挑选的D触发器的树立/坚持时刻有必要要快，能够匹配数据比特率，但在整个树立/坚持标准中会存在与温度和电源改动有关的漂移。“无限增益”这个称号有点不恰当。它的实践意思是，当D触发器作业在树立/坚持时刻违例场合，由于数据/时钟时序违例中有特别小的改动而导致触发器输出变高、变低或振动。很古怪，但确实是这样。
我最近一次运用这种技能是将74AHC74 D触发器用作相位检测器。终究的数字输出成果看起来相似于图4中的底部波形。假如能够在规划RC滤波器参数时更细心些，我或许能够消除前后的频率动摇，但老板是个急性子，要求咱们从速处理下一个紧急任务。不过对咱们来说整个环路现已作业得满足好了。
用于弥补数字输出的别的一个用例是推挽式(是的，我知道这是很老的术语)变压器驱动器(图5)。
图5：变压器将逻辑门变成了线路驱动器。
中心抽头的VCC/2使得在逻辑高侧感应到的电压(由于逻辑低侧的下拉)不会因某些逻辑系列被二极管钳位到VCC 。我从前用过这种技能，用的是74S系列TTL器材，中心抽头电压是VCC，并在原型中幸运取得了成功，但我不推荐在产品化规划中运用这种技能。千万不要用74(A)HC来测验，只能用ECL和74S TTL。假如是运用具有更强源驱动才干的AHC，中心抽头能够不要。
目前为止，一切这些无源器材都被运用到门输出端。下面是能够在门输入端能够做的一些工作，条件是它们是施密特触发器门(图6)。
图6：运用施密特触发器XOR、OR或AND门规划脉冲整形器。
读者能够阅读我的EDN规划思路“可装备逻辑门的施密特输入完结通用单稳态”了解有关这些规划的更多细节。
驱动谐振LC振动器电路
现在让咱们看看用逻辑门驱动谐振LC振动器电路会发生什么事。图3现已对此有所触及。下面让咱们了解一下更多细节。图7给出了电路图。
图7：振动器谐振频率子谐波的一连串逻辑边缘将使振动器起振。
图8显现了调谐在156.2kHz的振动器对单个上升沿的呼应。
图8：单个蓝色边缘引发相似吉它弦的黄色振动。(留意，下面一切图形都交换了色彩)
图7中的振动器电路运用了一个可调(可调谐铁氧体块)的396nH电感并联一个1nF C0G(也叫NPO)电容，并经过一个68pF的电容松懈耦合到TTL源。这个电路并没有运用镀铜板或PCB;一切元件放置在一个平台上，它们的引脚经空中焊接在一起。数据手册上标明的电感Q值在40MHz时大约为88，因而谐振频率为8MHz时的Q值(射频电阻/电抗)略微有点高。电容比取决于电感Q值(一般来说电容Q值要比电感Q值好得多)、驱动器上升时刻、想要的正弦波电平以及后边将正弦波过零点康复到数字边缘的扩大器增益。
在本例中，依据演示的意图，扩大器用示波器表明，逻辑源是端接75Ω电缆和75Ω阻性负载的函数发生器的TTL输出。由于函数发生器的约束，实践占空比为48%，不是抱负中的50%。
8MHz谐振频率来自公式f = 1/(2π√LC)。但图9中的示波器显现器显现的触发黄色边缘信号频率为1.6MHz—是振动器正弦波频率的五分之一。这个电路能够用作5倍频器，在实践运用中，到11阶或以上的奇数谐波需求依据电感Q取得(之所以提11阶是由于这是我从前测验取得的最高阶数)。
图9：一连串占空比约为50%的黄色边缘信号假如时序正确的话可构成接连的蓝色振动波
在驱动沿和正弦峰值之间还存在其它相位联系。上升沿与正峰值相关，下降沿与负峰值相关。因而偶数谐波不能从50%的方波中除掉—不断改动的边缘将抵消相同极性的正弦峰(傅里叶先生是对的!)
不过只需让边缘占空比稍作改动，咱们就能够在偶数谐波处再次使正弦峰呈现，比方图10中的6倍频器。
图10：出于演示的意图，这儿用了一个40%占空比、1.333MHz的数字信号发生8MHz的6阶谐波，由于我不想从头调谐振动器。
图11和图12显现了谐振倍频因子怎么随占空比改动而改动。振动频率在8MHz处依然是常数，由于振动器元件值没有改动，但现在矩形波频率别离坐落8MHz的1/7分频(1.14MHz)和1/8分频(1MHz)。
图11：35%占空比起振出1.14MHz矩形波的7阶谐波。
图12：31%占空比起振出1MHz矩形波的8阶谐波。
以此类推。只需不断改动的数字边缘能够落在终究正弦波的各个峰值处，振动器就能起振。换句话说，替换改动的数字边缘之间的时刻有必要等于想要谐波的半周期的整数倍。
驱动脉冲长度
前面咱们发现，驱动方波的占空比会影响其上升沿与下降沿和振动电路峰值之间的联系(图7)。不过创立想要的脉冲长度是别的一回事，一般不是以数字办法完结的，它要求运用与咱们企图重建的相同的高频时钟。
或许甚高频时钟和计数器链能够从咱们想要倍频和组成方针脉冲的低频边缘触发。但也有模仿的办法(如前所述)，它们运用单稳多谐振动器、带门电路的RC网络以及运用现成集总LC与逻辑门器材的延时线或用于更高频的实践端接传输线。乃至或许运用一段不端接的传输线完结倍频，并运用反射脉冲的来回时刻作为守时单元，但这种办法极富技巧。
下面咱们来看一个风趣的比方，其间驱动脉冲是正弦波的半个周期或更短。由于函数发生器的约束，我不得不下降振动器的谐振频率来取得想要的占空比。用于发生图13所示波形的振动器电路运用了一个1μH的电感(Q值不知道，实践上是废料箱中一个很小的射频扼流圈)并联一个100nF的电容，到数字驱动器的耦合%&&&&&%有必要添加到270pF。新振动器的谐振频率大约是500kHz。函数发生器输呈现在是主输出(非TTL)，但上升时刻缩短了，由于更快的TTL边缘引起了寄生振动—或许是射频扼流圈的自谐振。
图13：50%占空比边缘与每个正弦波峰值对齐，脉冲边缘跨在正弦波的过零点。
那么将方波转化为相同频率的正弦波含义安在呢?其间之一是你能够消除振动器带宽之外的高频颤动(Q值越高越好)，特别是当从有噪声的串行位流中康复位时钟时：
图14：在20%占空比时，脉冲边缘依然跨正弦波零点。在这种情况下，脉冲宽度自身并不非常要害;运用宽松的守时办法(在合理范围内)创立脉冲宽度是能够承受的。
图15显现了一个驱动异或门的方波，它以窄脉冲(如图14所示)的办法在每个上升和下降沿驱动振动器，但它很简略成为密布编码的串行位流，比方一个位有一个或两个边缘的双相或曼彻斯特位流。每个边缘触发振动器输出双倍的位速率。康复串行位时钟只需简略的除2办法。即便在一个位一个边缘的最小改换密度下，振动器也会起振以填充丢掉的边缘，并坚持康复时钟输出正常。我曾对4b5b编码的250Mbit/s串行数据运用过这种时钟康复办法。
图15：异或史密特触发器能够很简略地运用简略的RC网络构成图3所示的稀少脉冲。
这种办法比锁相环(PLL)加压控晶体振动器(VCXO)要廉价得多，只需你不介意振动器开始需求外力触发才干进入谐振状况的现实。它的作业量与调整吉它的六分之一相同。
合适数字逻辑振动器的其它运用包含可变相移、串行位流采样时钟的主动相位校对、频率改换、分组时钟的发动以及将异或门用作混频器并经过频率加减法(外差法)完结的时钟组成。
