1 导言
屡次重触发技能运用于多种场合，如一个30齿的齿轮，设齿轮啮台系数为1．2，若丈量其间1齿屡次啮合时的应力，则1齿的啮合时间只占齿轮转l圈时间的 1．2／30，其他28．8／30的时间为闲暇态，而闲暇态记载无意义。为此开发屡次重触发技能，以齿应力作为内触发信号，只记载每次触发后的有用信号，并具有负推迟，而不记载闲暇状况．直到占满记载设备存储空间，这样可有用运用存储空间，记载更多的有用信号。
2 屡次重触发存储测验体系整体规划
2．1 屡次重触发存储测验体系作业原理
图1为屡次重触发存储测验体系原理框图，其作业原理：被测信号经传感器变为电信号后，输入至模仿调度电路，再经扩大滤波后输入至A／D转化器，将模仿信号转化为数字信号，然后经过FIFO传输给存储器，计算机经过通讯接口读取数据。其间，该存储测验体系的A／D转化器的转化和读时钟、FIFO及存储器的读写时钟、推地址时钟均由CPLD操控发生。
2．2 负推迟的完结
动态信息存储要求实在有用地记载有用信号，依据被测信号特色，需记载下触发前信号在极短时间内的数据，这就要运用负推迟技能。负推迟也称为提早传输，行将触发信号的触发收集时间提早一段时间作为传输数据的起始点。该体系规划选用FIFO存储器完结负延负推迟。触发信号未到来时，A／D转化器输出的数据不断写入FIFO存储器中，A／D转化器转化的数据不断改写FIFO存储器的内容。一旦触发信号到来，数据则开端从FIFO写入存储器。
2．3 首要器材选型
该体系规划选用AD7492型A／D转化器。该器材为12位高速、低功耗、逐次迫临式A／D转化器。在5 V电压，速率为1 MS／s时，其均匀电流仅1．72 mA，功耗为8．6 mW；在5 V电压和500 kS／s数据传输速率下，耗费电流1．24 mA，因而，该器材可以满意体系低功耗要求。因为该体系规划的存储器整体容量为512 KB，因而选用l片容量为512 KB的N08T163型存储器。并经过静态存储器时序合作完结克己的FIFO存储器，功耗约为同类FIFO存储器的1／10。体系规划的负推迟记载l KB，选用128 KB容量的N02L163WC2A型存储器。针对存储测验体系功耗低，体积小，且操控逻辑较杂乱的要素，MAX7000B系列的 EPM7128BTCl44-4型CPLD作为操控器。该器材是高功能，低功耗的CMOS型CPLD，2500个可用逻辑门电路，引脚到引脚的传输延时为 4．0 ns，体系作业频率高达243．9 MHz。
3 CPLD操控电路的规划
根据CPLD的屡次重触发存储测验体系首要由A／D转化器、存储器、FIFO和操控器CPLD等组成，其间CPLD操控电路由时钟、屡次重触发、FIFO 地址发生、存储器地址发生、存储器计满，电源办理和计算机通讯等模块组成，如图2所示。
3．1 操控电路各模块功用
（1）电源办理模块 该模块首要操控体系功耗。当体系处于休眠状况时，只要Vcc对CPLD供电；当体系进入正常作业状况时，Vcc，VDD和VEE一起供电，晶振作业，当采样结束，体系封闭VEE，模仿部分进入休眠状况，晶振中止作业。该模块可以满意体系低功耗要求。
（2）时钟模块 晶振供给的4 MHz信号经4个二分频器，别离得到2 MHz、1 MHz、500 kHz和250 kHz的时钟信号，由这些信号组合得到A／D转化器的采样信号convst、FIFO的写信号、A／D转化器的读信号ffwr_adread以及FIFO 的推地址信号ff_dz，均为250 kHz。
（3）屡次重触发模块 当外界屡次重触发信号m_tri到来后。经D触发器发生的open信号变为高电平，计数器开端计数时钟信号ff_dz，每计8 KB后中止计数，并发生清零信号clr对open信号清零，等候下次触发信号。由时钟信号ff_dz和open信号操控发生的时钟信号clkl作为写存储器时的推地址信号和写信号，open信号取反后接至存储器使能端。
（4）FIFO地址发生模块CPLD对FIFO的地址操控由时钟模块ff_dz信号发生，在时钟信号ff_dz的下降沿开端推FIFO地址。
（5）存储器地址发生模块 屡次重触发模块发生clkl信号作为存储器的推地址信号m_dz推地址，将转化数据写入存储器，写满8 KB后中止写操作，等候下次触发信号。存储器存满512。KB后中止推地址和写操作，等候计算机读数。读数时，计算机每向CPLD发送1个读数脉冲，地址信号向前推动1位，CPLD就从存储器中对应的地址单元读取1个数据。
（6）存储器计满模块 当屡次重触发信号m_tri到来后，open信号变为高电平，计满8 KB后变为低电平，等候下次触发信号。因而用计数器计数open信号下降沿，计满64个后存储器满信号tc变为高电平。
3．2 CPLD整体操控电路仿真及剖析
图3为CPLD整体操控电路仿真图。图3中触发信号m_tri发生3次，由nopen信号看出存储器选通3次，由存储器地址信号m_addr的改动可看出存储器记载每个触发信号8 KB，并不断更新FIFO的数据。第1个触发信号m_tri到来后，nopen信号变为低电平即选通存储器。这时发生存储器的推地址信号和写信号m_dz 信号，而且在下降沿时将推地址给存储器，存储器在低电平期间进行写操作。触发信号m_tri到来后计满8 KB，nopen信号发生高电平不选通存储器，且存储器的推地址信号和写信号m_dz变为高电平。
4 试验验证
经过试验验证该测验体系功用。试验中给测验体系加载8次触发信号，接连收集8次。因为该体系规划最多可以采样64次，假如重触发信号次数未到达64次，需手动给测验仪一个强制读数信号使得仪器采样结束。屡次重触发信号8次有用后，手动强制读数信号使得仪器结束采样，经过上位机软件判别收集到的波形幅值和手动调理的幅值是否对应。若对应，标明体系采样正常。
试验进程：测验仪接通电源，此刻测验仪采样状况指示灯的红灯亮，和计算机接上编程读数线，翻开编程界面，设置屡次重触发的采样频率，其他选项均选用默认设置，编程完结后，拔掉编程读数线，测验仪上电（ON=0），红灯开端闪耀，将电荷校准仪的输出接到测验仪面板上的通道端，设置电荷校准仪的输出波形为正弦波，电荷量为2 000 PC，输出信号，给体系一个触发信号（M_TRI=1），红灯闪耀一段时间后中止闪耀，标明体系第一次采样完结，这时调理电荷校准仪的输出电荷量为4 000 PC。再给体系一个触发信号，重复前面进程，每次采样完结后改动电荷量，直到绿灯亮，和计算机连上编程读数线，经过上位机软件读取数据，待数据读取结束，测验仪掉电（OFF=0），断开测验仪电源。图4为屡次重触发波形。对图4中的数据进行转化和处理得到实测的电荷量值如表1所示，从表1看出，收集到的波形幅值与调理的次序共同，体系规划符合要求。
5 定论
本文规划的根据CPLD的屡次重触发存储测验体系功能较安稳，丈量精度较高，能在高冲击等恶劣环境下正常作业，而且满意体系的低功耗、微型化要求，完结不失真采样存储信号。此体系可以实时记载屡次重触发信号，每次信号的记载均有负推迟，读取数据时，无需程序调整，即可精确复现记载波形，因而存储测验技能在多个瞬态信号的丈量中具有宽广远景。
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