ADI:高速转换器时钟分配器材的端接

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运用时钟分配器材¹ 或许扇出缓冲器为ADC 和DAC 供给时钟时，需求考虑印刷电路板上的走线和输出端接，这是信号衰减的两个首要来历。

时钟走线与信号摆幅

PCB 上的走线相似于低通滤波器，当时钟信号沿着走线传输时，会构成时钟信号衰减，而且脉冲沿的失真随线长添加。更高的时钟信号频率会导致衰减、失真和噪声添加，但不会添加颤动，在低压摆率时颤动最大（图 1），一般运用高压摆率的时钟沿。为了完成高质量的时钟，要运用高摆幅时钟信号和短时钟 PCB 走线；由时钟驱动的器材应该尽可能接近时钟分配器材放置。

ADCLK954² 时钟扇出缓冲器和 ADCLK914³ 超快时钟缓冲器便是两款此类时钟分配器材。ADCLK954 包含 12 个输出驱动，能够在 50-Ω的负载上驱动全摆幅为 800-mV 的 ECL（发射极耦合逻辑）或许 LVPECL（低压正 ECL）信号，构成 1.6 V 的总差分输出摆幅，如图2 所示。它能够在4.8 GHz 回转率下作业。ADCLK914 能够在 50-Ω负载上驱动 1.9 V 高压差分信号 (HVDS)，构成 3.8 V 的总差分输出摆幅。ADCLK914 具有7.5-GHz 的回转率。

当驱动 DAC 时，时钟分配器材应该尽可能接近 DAC 的时钟输入放置，这样，所需的高压摆率、高起伏时钟信号才不会引起布线困难、发作 EMI 或由电介质和其它损耗构成削弱。值得注意的是，走线的特性阻抗(Z₀)会随走线尺度（长度、宽度和深度）而改变；驱动器的输出阻抗有必要与特性阻抗匹配。

输出端接

时钟信号衰减会添加颤动，因而对驱动器输出的端接很重要，这能够防止信号反射，并可经过相对较大的带宽完成最大能量传输。的确，反射能够构成下冲和过冲，严峻下降信号和全体时钟的功能，或许在极点情况下，可能会损坏接收器或驱动器。反射因阻抗不匹配而引起，在走线没有恰当端接时发作。由于反射系数自身具有高通特性，因而这对具有快速上升和下降时刻的高速信号更重要。反射脉冲与主时钟信号相叠加，削弱了时钟脉冲。如图3 所示，它对上升沿和下降沿添加了不确定的延时或许颤动，然后影响时钟信号的边缘。

端接不妥使回声的起伏跟着时刻而改变，因而∆t 也会随时刻改变。端接的时刻常数也会影响回声脉冲的形状和宽度。根据以上原因，反射引起的附加颤动，从形状看相似添加经典颤动的高斯特性。为了防止颤动和时钟质量下降的晦气影响，需求运用表 1 中总结的恰当信号端接办法。Z₀ 是传输线的阻抗； Z_OUT是驱动器的输出阻抗， Z_IN 是接收器的输入阻抗。显现CMOS 和 PECL/LVPECL电路。

表1. 时钟端接

办法

描绘

优势

缺点

补白

串行端接

CMOS