跟着电子技能的前进，数字电视也得到了迅猛发展，其间视频数字编解码芯片是它的中心部件，而ADC又是影响其功能的要害模块，因而规划高功能的模仿前端ADC成为IC规划的应战。本文规划了一种在12位精度、80MHz采样率的ADC中担任采样坚持的中心电路—运算跨导扩大器 （OTA）。
运放结构的挑选
依据ADC的要求能够计算出运放的功能指标，如表1所示，据此能够挑选运放的结构。现在常见的三种根本的运算扩大器结构如图1所示。图1（a）是简略的两级运放，它具有大的输出摆幅2（Vdd-2Vds，sat），但频率特性差，一般用Miller法补偿，使得相位裕度变小，但会导致电路稳定性变差。另一种改善的补偿办法是增加调零电阻R2=1/Cc（1/gmb-R），但因为工艺的不稳定性，难以得到准确的电阻值。图1（b）是套筒式运放，整个电路能够看成是单极点体系，无需补偿，因而频率特性好；又因为它只要2条主支路，因而功耗低，但输入/输出摆幅小。图1（c）是折叠式共源共栅结构，它改善了套筒式输入/输出摆幅小的缺陷，但存在4条主支路，功耗大且稳定性变差。综上所述，本文结合图1（b）、（c）的长处，规划了全差分套筒式增益增强型运放，如图2所示，它能满意高增益带宽、低功耗等规划要求。
图1 三种根本运算扩大器
电路原理剖析
增益倍增
为了进步增益，在共源共栅结构上附加辅佐运算扩大器，如图3所示，能够增强共源共栅效应。辅佐运放的扩大倍数为Aadd，经过减小由输出到输入管漏极的反应，输出可增大Aadd倍，也即等效于：Rout≈（gm2rds2（Aadd+1）+1）rds1+rds2。其间，gm2是M2管跨导，rds1与rds2分别为M1与M2的输出阻抗。因而电路的直流增益也会增大相同的倍数，Av=gm1Rout≈-gm1rds1（gm2rds2 （Aadd+1）+1）。
同理，给图2中的套筒式主运放加上辅佐运放后，其直流增益可进步为Av=-gm1 ［（gm5rds5rds7Aadd_p） //（gm3rds3 （rds9//rds1）Aadd_n）］， 式中Aadd_n和 Aadd_p分别是辅佐运放A_n和A_p的扩大倍数。图4中示出了n型辅佐运放A_p的结构。
p型辅佐运放A_n用于推动主运放的M3、M4管，n型辅佐运放A_p用于推动主运放的M5、M6管。辅佐运放选用折叠式结构，不需求太快的速度和树立时刻，因而其尾电流取为主运放的1/10，大大降低了整个电路的功耗和面积。
表2 辅佐运放的规划办法
频率响应剖析
图2中全差分套筒式共源共栅运放的主极点在P1点，频率为wp1=-1/RoutCL；次极点坐落P2或P3点。一般因为p管的迁移率比n管的迁移率小，因而p管的过驱动电压较大，导致宽长比W/L也较大，即P2点的电容比P3的电容大。因而能够以为P2点为次主极点，wp2=-gm5/Cp， 其间gm5为M5管的跨导，Cp首要包含M5管的栅源电容Cgs和M3管的栅漏电容Cgd。而主运放的单位增益频率为wu=gm1/CL，其间gm1为M1管的跨导。当参加辅佐运放时，附加的增益部分与M5管构成闭环，若附加增益部分速度太快，电路就可能变得不稳定。又因为辅佐运放增加了一对零极点wdoublet，假如规划欠好，就会严重影响运放的树立特性。因而应使这对零极点尽量接近，而且尽量远离主运放的单位增益频率，一起还要小于主运放的次主极点，即：bWu瞱doublet瞱p，其间b是闭环反应系数。
图2 套筒式增益增强型主运放
主运放和辅佐运放的规划办法
在规划套筒式共源共栅主运放时，首要依据最大输出摆幅的要求，分配过驱动电压Vod并设置静态作业点。由图可得：Vout，max=Vdd-（|Vod7|+|Vod5|）， Vout，min=Vod9+Vod1+Vod3， 设输出摆幅为1.5V， 则|Vod7|+|Vod5|+ Vod9+Vod1+Vod3=3.3-1.5=1.8V， 因为p管M7、M5的迁移率低，给它们均分配0.45V的过驱动电压，剩下的均匀分配给M9、M1、M3各0.3V。再由阀值电压公式Vgs=Vt+Vod知：答应的最小输入共模电平等于Vgs1+Vod9=1V，VB1的最小值为Vgs3+Vod1+Vod9=1.3V，Vod5的最大值为：VDD-（|Vgs5|+|Vod7|）= 1.6V。因而，归纳考虑合理设置其偏置电压VB4、VIN、 VG3、VG5、 VB1分别为：0.8V、1.2V、1.79V、1.6V、2.21V。
在进行电路设计时，首要需求手艺预算宽长比W/L，这能够依据CMOS管饱和电流公式IDS=Kn（W/L）（VGS-VTN）2（1+lVDS）得到，式中器材跨导参数Kn=UnCox，l=，其间Cox为单位面积的氧化层电容，N为衬底掺杂浓度，Un为n沟道器材的表面迁移率。同理可计算P管参数。
折叠式共源共栅辅佐运放的规划办法如表2所示，其间设宽长比Sn=（W/L）n。
图4 n型辅佐运放A_p
仿真验证和定论
在Cadence的Spectre平台下，本规划选用TSMC公司的0.35mm CMOS工艺模型，在3.3V电源电压下，分别在tt（典型）、sf（慢NMOS， 快PMOS）、ff（快NMOS，快PMOS）3种工艺条件下对所规划的运放进行了仿真。仿真结果表明，本文选用的增益增强型套筒式共源共栅结构的全差分CMOS运算扩大器具有110dB的直流开环增益，320MHz的增益带宽，65？南辔辉６龋？拱诼蚀笥？00V/ms， 树立时刻小于6ns，功耗小于5.7mW。
结语
本文对增益进步技能的原理和全差分套筒式共源共栅运算扩大器进行了剖析，在此基础上规划了一个带增益进步的全差分折叠式共源共栅运算扩大器，它能有效地进步增益，一起对运算扩大器的速度及稳定性等影响很小。因而，该运放达到了规划功能的要求，能够运用于高速、高精度的ADC等。
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