DDR硬件规划关键
1. 电源 DDR的电源能够分为三类：
a主电源VDD和VDDQ，主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是给可是一般的运用中都是把VDDQ和VDD组成一个电源运用。
有的芯片还有VDDL，是给DLL供电的，也和VDD运用同一电源即可。电源规划时，需求考虑电压，电流是否满意要求，电源的上电次序和电源的上电时刻，单调性等。电源电压的要求一般在±5%以内。电流需求依据运用的不同芯片，及芯片个数等进行核算。因为DDR的电流一般都比较大，所以PCB规划时，假如有一个完好的电源平面铺到管脚上，是最理想的状况，而且在电源进口加大电容储能，每个管脚上加一个100nF~10nF的小电容滤波。
b参阅电源Vref，参阅电源Vref要求跟从VDDQ，而且Vref=VDDQ/2，所以能够运用电源芯片供给，也能够选用电阻分压的办法得到。因为Vref一般电流较小，在几个mA~几十mA的数量级，所以用电阻分压的办法，即节省本钱，又能在布局上比较灵敏，放置的离Vref管脚比较近，严密的跟从VDDQ电压，所以主张运用此种办法。需求留意分压用的电阻在100~10K均可，需求运用1%精度的电阻。 Vref参阅电压的每个管脚上需求加10nF的点容滤波，而且每个分压电阻上也并联一个电容较好。
C、用于匹配的电压VTT(Tracking Termination Voltage)
VTT为匹配电阻上拉到的电源，VTT=VDDQ/2。DDR的规划中，依据拓扑结构的不同，有的规划运用不到VTT，如操控器带的DDR器材比较少的状况下。假如运用VTT，则VTT的电流要求是比较大的，所以需求走线运用铜皮铺曩昔。而且VTT要求电源即能够吸电流，又能够灌电流才能够。一般状况下能够运用专门为DDR规划的产生VTT的电源芯片来满意要求。
而且，每个拉到VTT的电阻旁一般放一个10Nf~100nF的电容，整个VTT电路上需求有uF级大电容进行储能。
在华为的规划中，在运用DDR颗粒的状况下，现已根本悉数不运用VTT电源，悉数选用电阻上下拉的戴维南匹配，只要在运用内存条的状况下才运用VTT电源。
一般状况下，DDR的数据线都是一驱一的拓扑结构，且DDR2和DDR3内部都有ODT做匹配，所以不需求拉到VTT做匹配即可得到较好的信号质量。DDR2的地址和操控信号线假如是多负载的状况下，会有一驱多，而且内部没有ODT，其拓扑结构为走T型的结构，所以常常需求运用VTT进行信号质量的匹配操控。DDR3能够选用Fly-by办法走线：
一个DDR3规划事例，来剖析比照选用高阻抗负载走线和选用主线和负载走线同阻抗两种状况的差异。
如上图，Case1选用的是从内层操控器到各个SDRAM均为50ohm的阻抗规划。Case2则选用了主线40ohm,负载线60ohm的规划。对此经过仿真东西进行比照剖析。
从以上仿真波形能够看出，运用较高阻抗负载走线的Case2在信号质量上显着优于分支主线都选用同一种阻抗的Case1规划。而且对接近驱动端的负载影响最大，远离驱动端的最末端的负载影响较小。这个正是前面所剖析到的，负载的分布电容导致了负载线部分的阻抗下降，假如选用主线和负载线同阻抗规划，反而导致了阻抗不接连的产生。把负载走线规划为较高的阻抗，用于平衡负载引进的分布电容，然后能够到达整条走线阻抗平衡的意图。
经过进步负载走线阻抗来平衡负载电容的做法，其实在以往的菊花链规划中是常常用到的办法。DDR3称这种拓扑为fly-by，其实是有必定的意义的，意在着重负载stub走线满意的短。
2. 时钟
DDR的时钟为差分走线，一般运用终端并联100欧姆的匹配办法，差分走线差分对操控阻抗为100ohm，单端线50ohm。需求留意的是，差分线也能够运用串联匹配，运用串联匹配的优点是能够操控差分信号的上升沿缓度，对EMI或许会有必定的效果。
3. 数据和DQS
DQS信号相当于数据信号的参阅时钟，它在走线时需求坚持和CLK信号坚持等长。DQS在DDR2以下为单端信号，DDR2可作为差分信号，也可做单端，做单端时需求将DQS-接地，而DDR3为差分信号，需求走线100ohm差分线。因为内部有ODT，所以DQS不需求终端并联100ohm电阻。每8bit数据信号对应一组DQS信号。
DQS信号在走线时需求与同组的DQS信号坚持等长，操控单端50ohm的阻抗。在写数据时,DQ和DQS的中心对齐，在读数据时，DQ和DQS的边缘对齐。DQ信号多为一驱一，而且DDR2和DDR3有内部的ODT匹配，所以一般在进行串联匹配就能够了。
4. 地址和操控
地址和操控信号速度没有DQ的速度快，以时钟的上升沿为依据采样，所以需求与时钟走线坚持等长。但假如运用多片DDR时，地址和操控信号为一驱多的联系，需求留意匹配办法是否合适。
5. PCB布局留意事项
PCB布局时，需求把DDR颗粒尽量接近DDR操控器放置。每个电源管脚需求放置一个滤波电容，整个电源上需求有10uF以上大电容放在电源进口的方位上。电源最好运用独立的层铺到管脚上去。串联匹配的电阻最好放在源端，假如是双向信号，那么要一致放在同一端。假如是一驱多的DDR匹配结构，VTT上拉电阻需求放在最远端，留意芯片的排布需求平衡。下图是几种DDR的拓扑结构，首要，一驱二的状况下分为树状结构，菊花链和Fly-by结构，Fly-by是一种STUB很小的菊花链结构。DDR2和DDR3走菊花链结构都是比较合适的。走树状结构能够把两片芯片贴在PCB的正反两面，对贴减小分叉的长度。一驱多的DDR拓扑结构比较复杂，需求细心进行仿真。
6. PCB布线留意事项
PCB布线时，单端走线走50ohm，差分走线走100ohm阻抗。
留意操控差分线等长±10mil以内，同组走线依据速度的要求也有不同，一般为±50mil。
操控和地址线及DQS线和时钟等长，DQ数据线和同组的DQS线等长。
留意时钟及DQS和其他的信号要分隔3W以上间隔。
组间信号也要摆开至少3W宽的间隔。
同一组信号最好在同一层布线。
尽量削减过孔的数目。
7. EMI问题
DDR因为其速度快，拜访频频，所以在许多规划中需求考虑其对外的搅扰性，在规划时需求留意一下几点
原理有性能目标要求的，易受搅扰的电路模块和信号，如模拟信号，射频信号，时钟信号等，避免DDR对其搅扰，影响目标。
DDR的电源和不要与其他易受搅扰的电源模块运用同一电源，如有必要运用同一电源，要留意运用电感、磁珠或电容进行滤波阻隔处理。
在时钟及DQS信号线上，预留一些能够添加的串联电阻和并联电容的方位，在EMI超出标准时，在信号完好性答应的范围内增大串联电阻或对地电容，使其信号上升延变缓，削减对外的辐射。
进行屏蔽处理，运用金属外壳的屏蔽结构，屏蔽对外辐射。
留意坚持地的完好性。
8. 测验办法
留意示波器的探头和示波器自身的带宽能够满意测验要求。
测验点的挑选要留意选到尽量接近信号的承受端。
因为DDR信令比较复杂，因而为了能快速测验、调试和处理信号上的问题，咱们希望能简略地别离读/写比特。此刻，最常用的是经过眼图剖析来协助查看DDR信号是否满意电压、守时和颤动方面的要求。
触发形式的设置有几种，首要能够使用前导宽度触发器别离读/写信号。依据JEDEC标准，读前导的宽度为0.9到1.1个时钟周期，而写前导的宽度规定为大于0.35个时钟周期，没有上限。第二种触发办法是使用更大的信号起伏触发办法别离读/写信号。一般，读/写信号的信号起伏是不同的，因而咱们能够经过在更大的信号起伏上触发示波器来完成两者的别离。
测验中要留意信号的起伏，时钟的频率，差分时钟的交叉点，上升沿是否单调，过冲等。
时序中最重要，最需求留意的便是树立时刻和坚持时刻。
