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FPGA电源定序电路原理剖析

  体系规划师有必要考虑加电和断电期间芯核电源和I/O 源之间的定时差和电压差(换言之,便是电源定序)问题。当电源定序不其时,就有可能发生闭锁失灵或电流耗费过大的现象。假设两个电源…

  体系规划师有必要考虑加电和断电期间芯核电源和I/O 源之间的定时差和电压差(换言之,便是电源定序)问题。当电源定序不其时,就有可能发生闭锁失灵或电流耗费过大的现象。假设两个电源加到芯核接口和I/O 接口上的电位不一起,就会呈现触发闭锁。定序要求不相同的FPGA 和其他元件会使电源体系规划愈加复杂化。为了扫除定序问题,你应当在加电和断电期间使芯核电源和I/O 电源之间的电压差最小。图1 所示的电源将3.3V 输入电压调理到1.8V 芯核电压,并在加电和断电期间盯梢3.3V I/O 电压,以使两电源线之间的电压差最小。

  图1 这种电源定序电路可消除闭锁问题,并可削减FPGA 起动瞬态电流。

  电路原理:图1 所示电源包括IC1 和IC2 两块IC,它们分别是TPS2034($1.0037) 电源开关和TPS54680($3.6000)降压型开关稳压器。IC1 发生IC2 在起动期间盯梢的慢斜坡电压。6ms 的斜坡时刻可使加到电源开关大%&&&&&%和电源输出端的涌入电流降到最小值。慢斜坡电压能使FPGA 吸收的瞬态电流最小。电源开关TPS2034($1.0037) 保证在IC2 具有足够大的偏置电压运作并发生芯核电压之前,I/O 电压不会加到负载上。假设J1 的输入电压为3.3V,则J2 衔接器上的电压起浮就会使%&&&&&%1 起动。I/O 电源电压J3 就渐渐上升,直到到达3.3V 停止。因为I/O 电压上升,芯核的电源电压相应升高,直到1.8V 停止(图2)。TPS54680($3.6000) 的TRACKIN 引脚内包括有一个模仿多路转换器,以便完成盯梢功用。P 在加电和断电期间,当TRACKIN 引脚上的电压低于0.891V 内部基准电压时,TRACKIN 引脚上的电压就衔接到差错放大器的非倒相节点。当TRACKIN 引脚电压低于0.891V 时,该引脚就能有效地起开关稳压器的基准效果。衔接TRACKIN 引脚的R3 和R4 电阻分压器有必要等于反应补偿回路中的R1 和R2 分压器,才能在加电和断电期间以最小的电压差进行盯梢。TPS2034($1.0037) 具有37mΩ的导通电阻,并能供给2A 那么大的输出电流。

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