前几天看网上一个人说在仿经典根底程序按键消抖试验的时分0 error、0 warning，正好我也在仿这个试验，就想说看看我能不能也呈现这样爽的成果，没想到最终出了6个warning，所以发挥查找大法，力求把几个warning消灭掉！1.Warning: An incorrect TImescale is selected for the Verilog Output (.VO) file of this PLL design. Its required that the TImescale should be 1 ps when simulaTIng a PLL design in a third party EDA tool.这个大致是关于时刻精度的，在网上查了下，将SETTING中精度设置由1ns改为了原本的1ps，正告消失，正告的大致意思是在EDA第三方仿真东西下仿真PLL规划，就要求时刻精度为1ps，不理解为什么一定要这样，有待今后处理。2.Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node CLK is an undefined clock研讨了半响，刚开始认为是没设定时钟管脚，还在疑惑分明一切PIN都设定了，后来看到网上说是没设定大局时钟，所以一系列设定后总算处理，而且理解了之前一向不理解的时钟频率问题，原本时钟频率是能够自行设定的，原本还认为只能testbench里假定呢，傻了~下面是处理办法：挑选Assignment > Setting指令，在Timing Analysis Settings下挑选的Classic Timing Analyzer SettingsDefault required fmax中填入时钟频率，点击下面的Indicidual Clocks按钮点击New点击Applies to node后边的“…”按钮，并在弹出的Node finder中参加相应的CLK信号填上clock settings name（即为程序中CLK），设置时钟频率和占空比，点击OK然后一路OK下去，再编译的时分这个正告就会没有了3.Warning: The Reserve All Unused Pins setting has not been specified, and will default to As output driving ground.这个是比较怪异的正告，在网上搜了半响，没有切当的处理办法，这个信息大致的意思是未界说管脚设置接地，其实无关紧要，可是放在那不论很影响我的0warning记载，所以在setting里边找，后来发现在device里有个对话框device and pin options，翻开后里边有个unused pins，把里边的选项由原本的接地改成三态，再仿真正告就没了，但奇怪的是，后来我又改了回来，再仿真，正告仍是没有呈现，不知何以。4.Warning: Expected ENABLE_CLOCK_LATENCY to be set to ON but is set to OFF这个是说时钟推迟的一个设置应该设置为ON，网上都说没什么影响，形似与时序仿真有关，不太清楚，设置在Classic Timing Analyzer中有个more setting，里边下拉菜单中就有ENABLE_CLOCK_LATENCY，设置为ON就OK。5.Warning (10238): Verilog Module Declaration warning at sw_debounce.v(5): ignored anonymous port(s) indicated by duplicate or dangling comma(s) in the port list for module sw_debounce这个在网上死活没找到，最终只好自己处理，简略看了下，大致是端口界说那儿的逗号出了问题，所以鼠标爬过去看，成果发现在界说端口的最终一个端口后边多了个逗号，真是大意~6.Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.因为我用的版本是免费的，所以不支持逻辑确定功用，不知道对程序有没有影响，消不下去。抑郁~~~没有完结0warning，不过还好这个不是技能性问题，所以我也暂时疏忽它吧！一个晚上处理的，总算把键盘消抖程序完结了！
