曾经的数字逻辑电路及体系的规划的比较小并且简略，用电路原理图输入法根本足够了。可是一般工程师需求手艺布线，需求了解器材的内部结构和外部引线特色，才干到达规划要求，这个作业量和规划周期都不是咱们能幻想的。现在规划要求的时刻和周期都很短，用原理图这个办法显着就不符合实际了。
Verilog 规划法与传统的电路原理图输入法的比较：一个是规划周期显着变短，别的硬件描绘语言和工艺是无关的，这个就大大减小了作业量。和硬件相关的一些束缚、对芯片的一些要求都能够交给 EDA 东西去做，大大的加快了规划速度，减少了工程师的作业量。
软核、固核和硬核。
软核（ Soft Core ）是指功用通过验证的、可归纳的、完成后电路结构总门数在 5000 门以上的 Verilog HDL 模型。
固核（ Firm Core ）是指在某一种现场可编程门阵列（ FPGA ）器材上完成的，经验证是正确的，且门数在 5000 门以上的电路结构编码文件。
硬核（ Hard Core ）是指在某一种专用集成电路工艺（ ASIC ）器材上完成的，经验证是正确的，且门数在 5000 门以上的电路结构地图掩膜。
软核具有最大的灵活性，能够凭借 EDA 东西与其他的规划结合起来作为一体，固核和硬核相对而言灵活性就要差很多了，所以咱们需求侧重开展软核的规划和推行软核的重用技能。别的，用软核构成的器材称为虚拟仪器，国际上专门一个安排叫 “ 虚拟接口联盟 ” （ Virtual Socket Interface Alliance ）来和谐软核以及虚拟仪器的重复使用方面的作业。
