VHDL是跟着可修改逻辑器材(PLD)的展开而展开起来的一种硬件描绘言语。它是1980年美国国防部VHSIC(超高速集成电路)计划的一部分，并于1986年和1987年别离成为美国国防部和IEEE的工业规范。作为一种硬件规划时选用的规范言语，VHDL具有极强的描绘才干，能支撑体系行为级、寄存器传输级和门级三个不同层次的规划，这样规划师将在TOP-DOWN规划的全进程中均可方便地运用同一种言语。并且，VHDL规划是一种“概念驱动式”的高层规划技能，规划人员毋需通过门级原理图描绘电路，而是针对方针进行功用描绘，因为摆脱了电路细节的捆绑，规划人员可以专注于规划计划和构思上，因而规划作业省时省力，加快了规划周期，并且工艺转化变得轻松。VHDL规划技能对可编程专用集成电路(ASIC)的展开起着极为重要的效果。
自从微软提出“维纳斯”计划后，机顶盒便成为信息产业追逐的首要方针，也是信息家电中的主流产品。各国都在赶紧对机顶盒的开发，我国也提出了相应的“女娲”计划，全国许多科研单位与生产厂家都在进行这方面的研讨。因为我国有线电视资源丰富，市场前景很大，因而对有线电视机顶盒的研讨也就分外有目共睹。但是，因为我国还未彻底展开数字电视事务，因而在机顶盒的调试进程中，要找到适宜的信号源是很不简略的，不得不选用通过计算机输出规范视频码流的办法来完结。可大大都计算机EISA总线并行输出的数据速率都难以满意实际作业的需求。尽管EISA总线可以一次输出16位并行数据，但这关于一次只能处理8位并行数据的器材来说，仍需求一个转化进程。本文介绍了一种数据格局转化的规划计划。该计划选用VHDL对一块CPLD芯片进行编程，使其完结从16位并行数据到8位并行数据的转化，并将EISA口的数据输出速率进步一倍，到达信源要求。
1、VHDL的特色
VHDL是一种面向规划的、多层次、多范畴且得共同认同的、规范的硬件描绘言语。它首要有如下特色：
能方式化地笼统表明电路的结构和行为，降低了硬件电路规划的难度。
选用自上到下(Top-Down)的规划办法，支撑逻辑规划中层次与范畴的描绘;它支撑三个层次的描绘：行为描绘、RTL办法描绘、门级描绘(逻辑归纳)。
可进行体系的前期仿真以确保规划的正确性。
首要规划文件是VHDL言语编写的源程序，便于文档办理。
硬件描绘与完结工艺无关。
因为VHDL言语已作为一种IEEE的工业规范，因而其言语规范、规范、语法比较严厉，易于同享和复用。并且，VHDL规划技能彻底、办法灵敏、支撑广泛。现在大大都EDA东西几乎在不同程度上都支撑VHDL言语。
2、CPLD外部引脚阐明
该计划中所用的芯片是Xilinx公司的CPLD9500系列芯片，其类型为XC95108-7PC84。这种芯片共有84个外部引脚，其间5个引脚接地，6个引脚接电源，4个引脚用于JTAG，剩余的引脚为I/O引脚。依据EISA总线的信号特征和信源的要求，该芯片所运用的外部引脚为如图1所示。 
图1
图1中输入信号：
DATA_IN15～0输入的数据信号
ADDRESS15～0输入的地址信号
RESET复位信号
AEN地址答应信号
CLK输入时钟信号
IOWI/O写信号
输出信号：
IO_CS16位I/O片选信号
DATA_OUT7～0输出的数据信号
DEN输出数据使能信号
DCLK输出数据时钟信号
3、体系全体规划
体系启动后，主机向I/O口宣布地址信号。AEN为低电平时，体系进行地址译码。译码成功后，产生一使能信号ENABLE翻开数据暂存单元。数据到来后，数据暂存单元将总线上的16位并行数据锁存在暂存器中，一起产生一答应信号PERMIT，答应进行数据格局转化。接下来体系依据当时所在的状况进行挑选输出，完结格局的转化，并产生相应的输出数据使能信号DEN和输出数据时钟信号DCLK。整个进程完毕后，将各信号复位，开端新的转化周期。因而，整个体系应包含五个逻辑部分：地址译码、数据暂存、状况操控、复位操控、转化输出。
3.1体系的全体框图
体系的全体框图如图2所示。 
图2
3.2体系的作业时序
转化进程的时序如图3所示。 
图3
4、VHDL言语描绘
4.1各单元模块的描绘
地址译码单元
计算机与I/O设备间的正确通讯是通过对I/O空间的寻址操作来完结的。每个I/O端口都分配了一个地址。在该计划中，将端口的地址设定为0280H，选用彻底译码的办法。一起为了防止DMA操作操控总线，规划时让aen亦参加译码，并由时钟信号进行触发操控。译码成功后，产生一使能信号enable(高电平有用)，一起将io_cs信号拉低。
数据暂存单元
enable信号无效时，数据暂存单元为高阻状况。该信号和写信号iow(低电平有用)都变为有用后，在接下来的一个时钟的下降沿(确保采样时数据有用)，将总线上的数据读入数据暂存单元，并产生一答应信号permit，答应体系进行格局转化。
状况操控单元
这是体系的操控部分。体系状况的操控是由体系的操控信号simbol、sign在时钟信号的驱动下完结的。体系每完结一次8位数据的输出，在同一时钟的下降沿，状况产生改动，产生别的一操控信号varb(低电平有用)。复位后，体系又回到初始状况。状况改变进程如下： 
如图所示
转化输出单元
转化输出单元是体系的中心，它包含三个部分：数据格局的转化、数据使能信号DEN的输出、数据时钟信号DCLK的输出。数据的转化输出是由体系当时所在的状况决议的。permit信号有用后，在时钟的上升沿，转化输出单元检测体系状况：状况为first时，输出高8位;状况为second时，输出低8位;状况为third时，体系复位，然后完结一次转化，开端下一转化周期。在转化进程中，体系一起完结对信号simbol、sign(低电平有用)的操控。
输出数据使能信号DEN是依据MPEG-2规范码流格局产生的，用于数据信号的同步。在MPEG-2规范中，码流是以包的方式传送的。每一个数据包都有一个一致的包标识符PID，它的十六进制方式为47H。从包中的第一个字节(47H)开端，DEN变为有用(高电平)，并坚持到第188字节。在接下来的16个字节时刻里，DEN坚持低电平。
输出数据时钟信号DCLK用作解复用单元的采样时钟，它是由操控信号sign、permit以及体系当时所在的状况操控产生的。为了确保采样时数据坚持有用，DCLK的输出比相应的输出数据要推迟半个机器周期。
复位操控单元
转化完毕后，需求对体系复位，确保下一转化的顺利进行。复位信号的产生取决于三个操控量：体系当时状况为third、操控信号varb为低电平、操控信号simbol为高电平。复位后，输出端为高阻状况，其他信号均为无效值。体系回到初始状况。
4.2体系的门级描绘
整个体系的VHDL描绘流程如图4所示。 
图4
总归，机顶盒信源产生计划是机顶盒调试进程中的一个重要课题。本文提出的解决计划具有简略、有用、易完结的特色，经实践证明是可行的。一起在硬件完结时选用了VHDL的规划办法，也给整个计划供给了很大的灵敏性。假如选用传统的办法来完结该计划，则首先要挑选通用的逻辑器材，然后进行电路规划，完结各独立功用模块，再将各功用模块连接起来，完结整个电路的硬件规划，最终才干进行仿真和调试，直至整个体系的完结。这样一个进程往往需求比较长的时刻，并且费时吃力，特别是对一项大的工程。而选用VHDL这类高层规划技能，规划人员只需专注于规划计划和构思上，描绘、编译成功后，通过体系归纳，便可直接进行软件仿真和调试。整个体系的完结周期大大缩短，并且VHDL与工艺无关，它不限制模仿东西和规划办法，然后给规划师一个自由挑选的地步。
跟着电子工艺的日趋进步与完善，ISP(体系内可编程)功用为PLD供给了更高的灵敏性，使PLD可以向高密度、大规模的方向展开以满意杂乱体系的要求，然后使可编程AS%&&&&&%的规划逐渐向高层规划搬运。作为一种重要的高层规划技能，VHDL亦成为今世电子规划师们规划数字硬件时有必要把握的一种办法。
