主飞翔显现仪PFD(Primary Flight Display)包含了至关重要的安全飞翔信息[1]，它包含被安装在与传统“T”型装备的模仿外表及相同屏幕方位上的飞翔外表。PFD一般直接在飞翔员的正前方。跟着航空电子技术的快速开展，传统的CRT显现终端逐渐被光栅式图形显现器LCD所代替。但是，光栅式图形显现体系在显现图形前，需求很多的各种运算，如图形扫描改换、反走样、图形旋转及其他的特别算法操作[2]。跟着显现分辨率的进步，要处理的像素也越来越多，而所答应的处理时刻却受屏幕刷新率所约束。因而，怎样实时生成并精确显现传神图形画面，是对嵌入式PFD规划者的一个极大的应战。而依据PC机的传统图形生成和图形显现办法，又过于杂乱且存在安全隐患。鉴于这种状况，参考文献[3-5]尽管提出了一些解决办法，但实际作用并不是很显着。本文选用依据仪器总线和扩展总线的高速阵列信号处理板的规划形式，提出了一种依据硬件加快的PFD图形显现规划办法。该办法完结了图形分层双缓存替换切换、图形填充、图形组成和多通道DMA像素引擎，进步了PFD图形生成和显现的实时性和可靠性。文中以Quartus Ⅱ5.0 和Modelsim_Altera 5.6e为开发、仿真和归纳的渠道，在Altera公司的Cyclone Ⅱ系列FPGA上成功下载并运转。
1 全体规划计划
在PFD显现体系中，要一起显现多个画面，如姿势指引画面、全罗盘画面、导航地图画面及飞翔视景等。每个画面的处理算法都有其特别性，如在姿势指引画面中，显现画面需求依据飞机参数的改动实时更新，要求在地平线上填充蓝色布景（蓝色标明天空），而在地平线下填充绿色（绿色标明大地）。跟着飞机姿势的改动，地平线将在鸿沟线内改动巨细及方向，画面上的蓝色和绿色区域将从头分配，这种六合区域的动态从头填充是个非常费时的作业。此外，姿势指引画面还需求叠加一些字符（俯仰视点等），这些字符需求跟着地平线一起旋转。可见，姿势指引画面是电子主飞翔仪中最为耗时的画面之一[4]。而全罗盘画面则侧重于字符、线段的制作和旋转改换，反走样运算使命非常深重。在导航地图画面生成和处理中，数据量和处理量都比较大，如方位显现、飞翔航迹生成等。针对不同图形画面的处理算法，本文规划了大规模阵列处理机模型，其主飞翔外表显现体系全体规划框图如图1所示。该规划选用同享外部总线和散布式并行处理相结合的体系结构。每个处理板经过仪器背板总线相互衔接，供给了同享外部总线的结构；而相邻板之间也有一套扩展总线，供给了部分同享总线的结构。这样，板间既可经过背板总线直接交流数据，也能够经过扩展总线以DMA办法进行数据传输。别的，每个板内，DSP经过部分总线衔接一个容量较大的SDRAM作为大局同享外部存储器，而FPGA经过部分总线衔接一个容量较小的双口RAM作为部分同享存储器。这些大局和部分存储器能够作为板间或DSP间数据交流的大型缓冲区。从图形或图画处理算法完结上考虑，这种结构既可满意流水线式的并行算法，也能够满意散布式的并行算法（同一算法散布到多个处理器一起履行）。
2 FPGA的规划
针对每块板的不同处理功用，对FPGA进行了不同的算法规划。以板0#为例作一介绍。图2为FPGA的各种接口与体系其他部分的联系。
2.1 总线接口规划
体系有两套总线：仪器总线和扩展总线。仪器总线仿VXI总线规划，选用双排欧式插座规划，模仿信号和数字信号分隔在各自的插座之上，进步了电磁兼容性。模仿部分首要包含：飞翔传感器调度信号和体系模仿电源。数字部分选用依据多板散布式并行处理机制的同享式总线结构，首要包含：24位地址总线、16位数据总线、模块功用挑选与操控总线、以及时钟和触发信号等；扩展总线选用依据板间流水线处理机制的链式结构，首要包含：20位地址总线、8位数据总线和操控总线。总线接口中，读写操控、地址译码、中止及DMA操控、时钟和握手信号均由FPGA完结。限于篇幅，详细规划细节不再赘述。
2.2 帧存操控模块
帧存操控模块由穿插多路转化器Cross-MUX、读写操控器和地址发生器组成。体系上电复位时，首先将改动频频、数据量小的远景与改动缓慢或不变、数据量大的布景图形分隔存储于高速SRAM中，每3片SRAM组成全五颜六色(R、G、B)图形帧存(这样的图形帧存共有3组)。其间，SRAM3为布景帧存，SRAM1和SRAM2为远景帧存。将远景帧存规划为双缓存轮番切换办法，当其间一组写入生成图形数据时，另一组则正被读出数据到图形组成模块，图形生成与显现并行进行。
2.3 图形组成模块
图形组成模块支撑一层到四层的图形组成，经过设置适宜的图形开始点和完毕点（包含竖直和水平）来完结操控。公式(1)、(2)、(3)别离给出了其操控模型。式中，Plx为当时lx层像素的灰度值，介于0~255之间；x为层
2.4 像素引擎模块
像素引擎模块发生像素时钟输入信号CLK、行同步信号/Hsync、场同步信号/Vsync、数据使能信号/DE、扫描方向挑选信号DPSR和R、G、B数据操控信号，操控LCD屏显现全五颜六色图形或图画。
2.5 图形填充模块
图形填充算法[6]的功率凹凸，直接影响到图形显现体系的加快程度。规划高效的填充算法犹为重要。本体系规划了一种依据形态学胀大算子的多种子填充算法。胀大算子具有天然并行运算才能，易于FPGA硬件完结，而且改善算法后，填充速度大幅度进步。图形填充模块由结构元素生成器、胀大处理器和方位计数器组成。
2.5.1 结构元素生成器
形态学图形胀大算法，是用结构元素对图形某邻域窗口进行的处理[7]。本规划选用的是3×3的方形结构元素，每次需求读取9个数据。为此，在FPGA内部界说了寄存器和FIFO，将相关的图形灰度数据进行存储，以使其在一个时钟周期内，以流水线的办法构成填充所需求的一个结构元素窗口。流水线的办法，加快了数据处理速度。结构元素窗口构成模块框图如图3所示。图中，w22为结构元素原点，如图4所示。
2.5.2 胀大处理器
参考文献[8]中胀大处理器的规划办法是：从3×3窗口读取的数据w11、w12、w33…w33中，挑出数值最大的元素并把它输出，选用两两比较排序算法，共需求12级比较。因为多级比较器的传输迟滞，最大作业频率受到约束。本体系中将多种子呈多条水平线散布，种子值为1，待填充区域为0，结构元素的w22在滑动时，只与0或1比较，比较成果若为1，则直接完结8邻域填充。这一办法简化了比较进程，进步了体系带宽和处理速度。在填充区域为320×480像素时，其最大作业频率能够到达80.12MHz(而参考文献[8]在填充区域为120×120像素时，其最大作业频率为62.751MHz），加快作用比较显着。
2.5.3 方位计数器
方位计数器依据行、列方位标志来确认滑动窗口(结构元素)在图形数据阵列中的方位。图形鸿沟依据方位计数器的值查表得到，鸿沟判别比较敏捷。
图形填充模块的状况搬迁图如图5所示。本规划依据需求设定了六个状况：Idle、ReadFIFO、Comp、WriteRAM、Boundary、Bd_P。这六个状况依据窗口方位是否有种子而进行转化，然后完结图形填充。
以上描绘中，结构元素与种子比较、像素点的填充、鸿沟判别等内容可有多种表达算法，特别是种子预置、鸿沟判别和鸿沟填充，有待进一步研讨。
3 仿真及试验成果
图6是仿真和试验成果。图6(a)是图形分层双缓存替换切换、图形填充、图形组成和多通道DMA像素引擎的时序仿真图；图6(b)是试验成果图。对800×600的屏，刷新率可达47.6Hz，即21ms/帧；对320×480的区域，填充一次约花费2.86ms。
本文提出的依据仪器总线和扩展总线的高速阵列信号处理板的全体规划形式，具有较强的图形处理和数据吞吐才能。依据硬件加快的PFD图形显现规划，进步了PFD图形生成和显现的实时性及可靠性，也明显进步了图形质量，使显现画面愈加传神。经规划和部分调试标明：该计划具有较好的工程实用性和易扩展性。
