为了完结丈量数据的实时显现，电子丈量体系常用到二-十进制(BCD)转码器来完结数据的实时转化[1-2]。现在，电子体系中的二-十进制(BCD)数制转化有三类完结办法，一是选用软件算法的完结办法[3-4]，传统的办法是用DAA调理指令完结，但功率较低；其次是纯硬件运算完结办法[5-7]，这种完结办法从数据转化运算到硬件的直接映射，常选用逻辑运算和数据移位来完结数据转化，转化功率较高，但是在转化数据位数较多时，运算量会明显添加，硬件完结价值也较大；三是依据数据查找表LUT(Lookup Table)的完结办法[2，8-10]。
本文提出了一个高效、易于重构的二-十进制(BCD)转码器规划计划，并在FPGA开发板上成功地进行了规划验证。
1 二-十进制(BCD)码的转化算法
从以上的二-十进制(BCD)码改换算法中可以看到，二进制数据的最低位b1不需求转化而直接输出，并且每个转化运算单元的低3位输出数据一直不会大于(4)D/(100)B，这样就可以确保最终得到的每一位BCD码不会大于(9)D/(1001)B，然后得到BCD码的正确转化输出。
2 二-十进制（BCD）转码器的完结
2.1 二-十进制（BCD）转码器的ASIC完结
依据上述的转化算法，参考文献[5]、[11]中给出了全定制的转码器专用集成电路(AS%&&&&&%)完结计划。首要，结构出5 bit二进制数的转化单元，然后再以此转化单元为根本单位扩展成其他的多位二-十进制(BCD)转码器，TI公司的SN74185A芯片便是这样的一个5 bit数据转化单元，用它完结的10 bit二-十进制（BCD）码转化器如图2所示。
图2所示的转码器与图1的结构差异在于选用了5 bit的转化单元而不是4 bit的根本单元（高3 bit转化单元的最高位输入接地），然后简化了多位转码器的电路结构。每个转化单元（SN74185A）的6个输出位权顺次是（20、10、5、4、2、1），因而也确保了每个转化运算单元的低3位输出数据一直不会大于(4)D/(100)B，使最终得到的每位BCD码都不会大于(9)D/(1001)B。运用时要求转化单元(SN74185A)的无用输入端作接地处理。假设需求转化的10 bit数据是(1110011011)B，每个转化模块完结输入二进制数据的位权转化，如图2所示，经过第一层数据转化后得到(10101111011)，再顺次经过后边第2层至第4层的数据转化，得到各层次相应转化输出别离是：(10111000011)、(100011000011)、(0100100100011)，第4层的转化输出便是十进制（BCD）码：(0100100100011)BCD=(923)D。
2.2 依据FPGA的二-十进制（BCD）转码器规划
在片上数字体系（SOPC）中完结二-十进制（BCD）码转化器，假如直接依据图2所示的结构，运用SN74185A芯片的IP核（Quartus II东西供给）来完结转码器不光存在着2.1中所述的不足之处，并且还会面临着更大的硬件资源糟蹋问题，这是因为FPGA中的逻辑单元（LEs）都是依据4输入的数据查找表（LUT），假如要完结5输入的转化单元（SN74185A），就需求查找表级联扩展，然后会形成途径推迟进一步增大、逻辑单元运用率下降、硬件完结价值进步。
为了战胜以上的转码器规划缺点，针对FPGA的结构特色，笔者提出了以下规划思路：(1)以4 bit数据转化作为根本的转化单元来习惯FPGA结构特色，而进步逻辑单元运用率，到达下降硬件价值的意图；(2)运用Verilog HDL层次化规划描绘的灵活性，以4 bit数据转化单元为最底层模块，结构出更大的5 bit和6 bit转化单元（模块）。这种规划办法为二-十进制（BCD）转码器的构建供给了4 bit、5 bit和6 bit三种不同巨细的单元模块，可使每一个转化单元模块的运用适可而止（需求小模块的当地就不会运用大模块）。
2.2.1 二-十进制（BCD）转码器单元模块规划
选用上文所述依据FPGA的二-十进制（BCD）转码器规划计划，关键在于要做好最底层模块（4 bit转码模块)的优化规划，对4 bit转码模块的不同Verilog HDL描绘办法也会带来不同的完结价值；本文运用结构描绘完结4 bit转码模块（Bin2Bcd_4），再经过4 bit转码模块层次实例化构成5 bit转码模块(Bin2Bcd_5)和6 bit转码模块(Bin2Bcd_6)的规划，4 bit、5 bit和6 bit三种单元模块的结构示意图如图3所示。
2.2.2 依据混合模块的二-十进制（BCD）转码器规划
依据二-十进制（BCD）转码算法，运用上文2.2.1中得到的4 bit、5 bit和6 bit三种二-十进制转码单元模块，结构出7 bit、10 bit和12 bit二-十进制（BCD）转码器结构，如图4所示，转码单元模块的剩余输入端接地，剩余输出端悬空。
3 二-十进制（BCD）转码器的规划验证
本文运用Quartus II 6.0（Full Version）开发东西，关于图4所示的3个混合模块构建的二-十进制（BCD）转码器，在Altera公司的FPGA（Altera EP1K30QC208-2）芯片上别离进行了规划验证，验证成果彻底到达规划预期。其间12 bit二-十进制（BCD）转码器的功用仿真和时序仿真成果如图5所示。
在彻底相同的软硬件验证环境下，把图4所示的转码器规划和运用中规模%&&&&&%IP核（SN74185A）完结的7 bit、10 bit和12 bit的转码器进行了功能比照，验证成果进一步表明晰这种选用混合模块构建二-十进制（BCD）转码器的卓有成效性；表1所示为选用这两种构建办法得到的7 bit、10 bit和12 bit转码器的验证成果比照。
Altera EP1K30QC208-2（FPGA）芯片上的7 bit、10 bit和12 bit转码器规划验证成果和运用IP核（SN74185A）完结的转码器验证成果比照愈加充沛证明晰这种规划思路的可行性；这种高效、易于重构的二-十进制（BCD）转码器规划为依据FPGA的片上数字丈量体系完结做出了有意义的积极探索。
