规划新体系级芯片(SoC)产品的公司都面对本钱和功率压力，以及完结更高出资报答的继续商场压力，然后导致了工程团队缩编、规划东西预算下降以及新产品上市时刻规划缩短。这使得规划杂乱SoC的公司益发倾向于为其规划中的大多数模块购买IP核授权，而不是构建自己的内部定制版别。挑选适宜的IP核是这种开发范式的根本应战;一同，评价和展现这些内核的办法对购买者和开发人员相同重要。
现实上，市面上的IP核都具有多样化的功用和可选产品。并且，即运用户现已查阅了有关潜在供货商和产品的目录，但在IP质量上也依然有很大的不同。将实在牢靠且担任的IP与有缺点、未经过充沛测验且缺少实在功用的IP区别开来的窍门，是参照活泼的成功用户经历。
嵌入式视觉是一个运用事例仍在开发的、且许多团队在规划项目还未得到充沛推进之前都不知道其实在需求的范畴。当开端进行视觉处理时，CogniVue公司重视的不只仅有最高质量的IP可供给，并且还包含是否能够保证满意当时和未来对最广泛运用的需求。这些运用包含能够对周边国际进行调查并做出反响的小型智能摄像头、能够观测并防止发生事端的轿车、装在电视上能够进行脸部和手势辨认的摄像头，以及能够对周围国际进行调查并给出增强视界的智能手机。要使这种嵌入式视觉技能的新天地成为或许，就需求有一种挑选和集成IP的新办法。
图1：选用一个CogniVue APEX2-642内核的、支撑视觉的SoC架构实例。
为了有效地完结嵌入式图画的流水线处理和视觉处理算法，CogniVue规划了如图1所示APEX图画辨认处理内核。图画辨认处理器(ICP)现已在量产之中，并且能够用于包含轿车摄像头(例如Zorg Industries公司为AudioVox公司供给的摄像头)以及一些新式可穿戴式消费类产品(例如NeoLAB Convergence公司的Neo. 1智能签字笔，如图2所示)在内的许多运用。运用专为图画处理所规划的处理器所带来的优势，是推进这些IP不断地集成到这些消费类运用中的动力。例如，一个APEC这样的内核与传统的处理器架构比较，能够在单位面积、单位功耗内为视觉处理供给好100倍的功用。关于NEO.1产品，它能够在保持十分低功耗的一同，供给120fps速率的处理才能，使得这款电池供电的设备能够在一次充电后继续作业数天。
图2：CogniVue APEC内核为NeoLABCovergence公司的NEO.1智能签字笔供给了强壮的处理才能。
要完结这种功用，需求了解有关图画处理需求的根本常识，并选用一种面向客户工业范畴需求的翔实的测验和演示办法。任何内核在交给之前，都需求进行广泛的认证，尤其是在比如轿车等需求符合职业安全规范(如ISO 26262 “Road vehicles – Functional safety”)的商场中。
评价IP
尽管这些需求要求进行测验，但关于IP公司还有附加的动力来供给验证和评价渠道——这些渠道不只能够显现出功用性和符合性，还能够在不同的等级上履行，以能够凸显其对潜在客户的实在价值。
作为这种动力的一个事例，假如为现在已知的有限且特定的运用创立能够很好履行的视觉IP并不那么困难，这是现实。而咱们是要从头开端构建视觉有效性和灵活性的技能，重点是怎样才能保证IP能在多种运用中都以最高的水平履行。并且咱们知道多说无用，假如没有实在国际“可观测(eyes-on)”的演示来证明IP的质量和功用，IP的质量及运用适应性或许并不那么清楚明了。
关于那些希望对其合作伙伴或客户完结授权的无晶圆厂IP供货商，其应战是演示在实在国际中运转的实在的IP运用。幸亏的是，FPGA渠道与技能国际的其它部分携手完结了不断的飞跃发展，为这种演示活动供给了一种东西。换言之，FPGA能够供给必要的容量和功用来演示：假如IP鄙人一代定制ASIC中被选用，将会完结何种或许。尽管如此，咱们好像总是处在最前沿，推进着FPGA的容量和功用极限不断前进，并且总是希望到达更多。
FPGA供货商正变得十分拿手软件东西开发，但这些东西将IP的运用和单个FPGA公司紧密联系在一同。如今依据某家FPGA供货商渠道上的演示，应该要准备好能够迁移到日后彻底不同的FPGA供货商渠道上，并能很好地作业。这能够经过内部团队或终端客户推进，并且或许是由于收到包含偏好/了解度、传统的基础设施(硬软件组件)，以及有时能够供给更快、更少本钱、更佳尺度的新渠道等各种要素的组合的推进。此外，公共的RTL代码库有必要一同作业在终究的ASIC规划流程和FPGA “IP演示”规划流程中，如图3所示。
图3：IP需求在来自多家供货商的多种ASIC和FPGA原型演示渠道上完结。
该作业模型的一个绝佳实例是，CogniVue为完结杂乱的IP开发与演示，充沛运用Synopsys Synplify东西以及相伴的Synopsys DesignWare IP。Synplify为咱们用于交给IP的硅器材供给了杰出的映射才能和逻辑功用。关于初入行的FPGA开发人员来说，这有些违背直觉：的确，供货商应当知道怎么最好地将逻辑功用映射到其产品之中。供货商东西正变得十分拿手于为根本开发人员供给他们或许需求的任何东西。在许多事例中，他们假如能够供给最优成果，并不会让咱们感到吃惊;但实际上，在一片FPGA中完结一款RTL规划的开始阶段是包含时序和面积优化的逻辑归纳。在咱们的事例中，咱们现已找到Synopsys来协助处理硬件完结的根本归纳问题，它独立于终究的技能映射(不管是FPGA仍是ASIC芯片)。
成果证明
对咱们来说，与他们在战胜这个应战中所选用办法的价值相关的证明能够在一个现实中找到，即咱们惯例地致力于代码库，它们总是在推展着能够供给的FPGA器材的极限，而这在仅运用FPGA供货商的东西时并不合适。在这些事例中，在归纳之后乃至无需进行布局布线测验。运用Synplify，一般凭仗在方针FPGA器材中削减所需的归纳后占位面积和相应的空间，使这些处在边界线的规划得以完结。表1提醒了在一项近期规划中取得的资源运用率数据，它将运用供货商供给的归纳和布局布线东西进行的规划，与在相同规划上运用Synplify进行归纳、并接着选用供货商东西进行布局布线所取得的资源运用率成果进行了比照。
表1：仅用供货商东西与一同运用Synplify和供货商东西的成果比照。
表1中的一个要害目标是，依据供货商东西归纳的规划的运用率为116.91%，不合适该渠道上可供给的FPGA器材。这是咱们的IP和咱们需求继续将规划映射到FPGA上的一个实在事例。从体系和软件开发的视点来看，咱们能够从头运用这些FPGA渠道是至关重要。
咱们也可认为规划创立一个FPGA变体来削减功用并完结符合，但这将与抱负状况相距甚远，由于在FPGA中所验证的RTL规划与为集成到ASIC SoC项目中而交给的RTL规划两者之间存在差异。
许多老到的FPGA用户或许会评论说，即使在运用Synplify归纳后，在运用率为94.92%的状况下也十分风险，由于在FPGA规划中即使是有较小改动(例如添加几个逻辑门)，也或许对整体面积和可完结的时钟速率发生很大影响。可是，咱们的经历显现出这个成果现已能够很牢靠地予以完结了，并且完结的时钟速率处在咱们希望值规模的上端。这当然是提高供货商完结东西质量的一项有力证明。
然后将它们放在一同，该作业模型的成果将为自己来代言。从Synplify到供货商布局布线的流程也作业杰出，它不只供给了更好的成果，还以更少的总运转时刻完结了这些成果。由于FPGA供货商的东西在归纳阶段有时比Synplify完结相同阶段要快，所以这个优势并不总是马到成功。可是咱们不断看到，在仅选用供货商东西进行归纳之后的完结阶段，比用经Synplify优化的网表来完结完结所花的时刻要长得多。
由于在仅有供货商东西的环境中上述事例不或许完结，因此该事例不具有代表性。相反，让咱们来看另一个常见(大得多的)的事例，CogniVue用这个事例来演示其IP的才能和可扩展性，这个CogniVue IP相当于约2.6M个NAND2 ASIC门。选用Synplify流程来构建该装备及其相关的体系组件(处理器、存储器和互连等)，花费了大约4小时20分钟;而仅用供货商东西来完结相同的架构，据咱们调查需求大约5个小时45分钟。在时刻上长了33%，而得到的成果优化较差。
重定时序和流水线处理
Synplify归纳的时刻开支会更多的部分原因是，为提高功用，它在后台能供给强壮的QOR才能。咱们一般用Synplify的两个功用来是显现咱们的FPGA渠道取得最佳的功用，这两个功用是re-timing和pipelining.
Retiming是对时序元件(例如FLOPS)进行重分配，以更好地平衡逻辑电平缓/或它们之间布线间隔的进程。在这种办法中，它能够经过缩短或许会下降可完结功用的长途径、并延伸会有未运用额定裕量的较短途径，然后改进整体时序。一切这些都没有任何RTL改动，并且从规划的首要输入输出来观测，规划的行为没有任何改动;时序原件的推迟总数保持在相同水平，并且功用操作没有改动。
Pipelining是一个相关进程，它把杂乱功用(例如乘法)分解成若干阶段，以至于输入级能够在每个周期都承受新的输入，一同输出级和中间级继续处理之前的输入。经过这种分级，时钟速率和吞吐率能够在不对推迟发生任何重要影响的状况下得以添加。依照Synplify运用到乘法等计算上的归纳功用，这意味着FLOPS安置在乘法操作之前和/或之后，能被辨认和标记为流水线候选，因此能经过东西主动地转移到乘法器中。这与上面描绘的retiming功用完结了相似品种的时序平衡，并能够得到更高的时钟速率和杂乱RTL功用的优化功率。
当你考虑选用这些QoR功用来主动剖析和改进给定规划时，你能够看到它们能够协助工程师实在完结更快、更好的规划作业。相同，高档言语如Verilog和VHDL(废弃%&&&&&%规划的原理图捕获)的逻辑完结，现已根本依靠归纳东西，归纳东西的这种功用，至少依据咱们的涉及到Synopsys的事例的状况，它们能够牢靠的从杂乱的时序元件和组合逻辑汪洋大海中寻觅到最优的时序装备。这意味着，运用比如Synplify等东西的工程师能够以一种天然、清楚的办法捕获他们的规划，然后依靠软件东西进行优化，不然就会搞乱和混杂他们的代码。
这些优化的确能够协助咱们改进测验渠道可完结的时钟速率，并且在这个事例中，它们取得了进一步的协助，Synplify极大地下降了咱们的逻辑占位面积(如表1所示)。运用较少的逻辑(较少的FPGA资源)意味着相应较短的途径，这一般能使可完结的时钟速率变高并使时序收敛所花费的时刻/尽力变小。单看这几点，这种办法由于其能够使咱们针对自己的演示渠道完结最佳的映射和功用而成为最佳之选。咱们能够针对多家供货商选用相同的归纳操作来完结，然后直接确定了生意。
体系环境
独立于供货商的归纳仅仅等式的一部分。CogniVue IP寻求的是在体系环境(或许SoC)中对最多样化的运用供给最佳的视觉处理功用。并且这意味着，咱们需求有附加的IP(例如主处理器接口、DDR RAM控制器和互连等)来构建一个有用的演示渠道。FPGA供货商在该范畴也有许多IP能够供给，一同为了取得最优完结也有必要用到他们的一些组件。例如，由于存在着比如I/O速度和内部布线的物理接口考虑要素，高速DDR RAM控制器最好是从那些供货商现已匹配到其器材的IP中进行挑选。
在咱们的事例中，咱们挑选运用了Synopsys的DesignWare IP——不只仅依据面积和时钟速率的考虑，还考虑到了接口功率以及灵活性等其他至关重要的条件。在挑选IP时，将一切这些规范牢记于心十分重要。
图4：在ASIC和FPGA两种原型演示渠道中，Synopsys AMBA DesignWare IP与CogniVue Vision IP子体系一同作业。
如图4中的事例所示，如今最常见的一个SoC互连IP是ARM公司供给的AMBA AXI。FPGA供货商认识到此点，并一般为供给或许需求的一切AXI组件以拼接在一同成为IP阵列。可是为AMBA挑选Synopsys DesignWare IP处理方案的决议，是依据咱们以一种供货商独立、且不只能运用到FPGA还能运用到或许终究完结的ASIC中的办法，来寻觅业界抢先的灵活性、功率、面积和速率。由于依据不只限于功耗和面积的、而是更广泛的规范来挑选IP，咱们寻求的是逾越咱们自己的范畴来演示可交互性，并为客户加大咱们能供给的辅导。
总而言之，不管你的IP产品质量有多好，假如环绕它、驱动它和支撑它的逻辑未能抱负地调配，那么质量也会缺失。你能为构建一个最优的、高功用演示渠道供给什么，就意味着将凸显其什么价值，并压服客户不断向你寻求更多。咱们在视觉处理范畴有着悠长的前史，并且咱们一路走来所学到的常识形成了产品的坚实基础，其不只仅能在单位面积、单位功耗内供给一流的功用，并且能在本质上满意如今和将来对灵活性和可运用性的需求。一同具有能运用任何供货商的FPGA且面向AS%&&&&&%能主动供给IP核的归纳东西和IP，以及能完结最佳的QoR和运转时刻，是咱们规划取得成功的重要要素。
