单片机超频之PLL锁相环设置

MCU的支撑电路一般需求外部时钟来给MCU供给时钟信号，而外部时钟的频率或许偏低，为了使体系愈加快速安稳运转，需求进步体系所需求的时钟频率。这就得用到锁相环了。例如MCU用的外部晶振是16M的无源晶振，则能够经过锁相环PLL把体系时钟倍频到24M，然后给体系供给更高的时钟信号，进步程序的运转速度。 51单片机，AVR单片机内部没有锁相环电路，其体系时钟直接由外部晶振供给。而XS128内部集成了锁相环电路，其体系时钟既可由外部晶振直接供给，也能够经过锁相环倍频后供给，当然，还有由XS128内部的时钟电路来供给（当其它来历供给的体系时钟不安稳时，内部时钟电路就起作用了，也便是自时钟形式）。
锁相环作为一个供给体系时钟的模块，是一个根本的模块，简直每次编程序都得用到。下面记一下怎样装备锁相环来设定想要的体系时钟。
锁相环PLL、自时钟形式和前面说的实时中止RTI、看门狗COP都归于体系时钟与复位CRG中的模块，固前面用到的寄存器，这儿有些会再用到。
在程序中装备锁相环的过程如下：
榜首、制止总中止；
第二、寄存器CLKSEL的第七方位0，即CLKSEL_PLLSEL=0。挑选时钟源为外部晶振OSCCLK，在PLL程序履行前，内部总线频率为OSCCLK/2。
CLKSEL_PLLSEL=0时，体系时钟由外部晶振直接供给，体系内部总线频率=OSCCLK/2（OSCCLK为外部晶振频率）。CLKSEL_PLLSEL=1时，体系时钟由锁相环供给，此刻体系内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。
第三、制止锁相环PLL，即PLLCTL_PLLON=0。
当PLLCTL_PLLON=0时，封闭PLL电路。当PLLCTL_PLLON=1时，翻开PLL电路。
第四、依据想要的时钟频率设置SYNR和REFDV两个寄存器。
SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：
PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)
其间，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV分别为寄存器SYNR、REFDV中的值。这两个寄存器只要在PLLSEL=0时才能够写入（这儿便是第二步的设置原因地点了）。
第五、翻开PLL，即PLLCTL_PLLON=1。
第六、CRGFLG_LOCK位，确认PLL是否安稳。
当锁相环PLL电路输出的频率到达方针频率的满足小的差错范围内时，LOCK方位1，此刻阐明PLLCLK现已安稳，能够作为体系的时钟了。该位在正常状况下为只读位。
第七、PLLCLK安稳后，答应锁相环时钟源PLLCLK为体系供给时钟，即CLKSEL_PLLSEL=1。
到这儿，锁相环的设置就结束了。
假如想更灵敏地装备体系时钟，就还得用到下面的寄存器了，下面逐个说说：
1、CRGFLG_LOCKIF 锁相环的中止标志位。当体系时钟由于安稳或不安稳而导致LOCK位（上面已说到）变化时，该方位1。此刻，假如CRGINT_LOCKIE=1，则发生中止。CRGINT_LOCKIE=1时，则答应发生锁相环确认中止。CRGINT_LOCKIE=0时，则不答应。
2、CLKSEL_PLLWAI是等候形式PLL中止位。当CLKSEL_PLLWAI=1时，体系进入等候形式时，锁相环PLL中止作业。当CLKSEL_PLLWAI=0时，体系进入等候形式时，锁相环PLL依然作业。
下面趁便说一下与自时钟形式相关的几个寄存器：
CRGFLG_SCMIF 自时钟形式中止标志位。当SCM位变化时，该方位1。此刻，假如CRGINT_SCMIE=1，则发生中止。
CRGFLG_SCM 自时钟形式状况位。当晶振频率不安稳时，该方位1，体系会进入自时钟形式，体系的时钟将由自时钟形式下的时钟供给。
CRGINT_SCMIE 自时钟形式中止的使能位。当CRGINT_SCMIE=1时，答应发生自时钟形式中止。当CRGINT_SCMIE=0时，不能发生自时钟形式中止。
PLLCTL_SCME 自时钟形式使能位。在自时钟形式下，该位不能被清0。PLLCTL_SCME=1时，晶振时钟失灵体系将强制进入自时钟形式。当PLLCTL_SCME=0时，晶振失灵将导致时钟监控器复位。
下面附一条锁相环的初始化程序;
void MCUInit()
{
DISABLE_INTERRUPTS; //(1)制止总中止
CLKSEL &= 0x7f; //(2)CLKSEL的第7方位0，挑选体系时钟源为OSCCLK
PLLCTL &= 0xbf; // (3)制止PLL , PLLCTL.6(pllon)设为0;先封闭PLL
SYNR = 0x01; //(4)依据需求的时钟频率设置SYNR和REFDV寄存器
REFDV = 0x00;
PLLCTL |= (1<<6); //(5)翻开PLL , PLLCTL.6(pllon)设为1;开PLL
while (( CRGFLG&0x08) == 0x00); //(6)经过判别LOCK位，
//确认PLL是否安稳
CLKSEL |= (1<<7); //(7)时钟频率安稳后，答应锁相环时钟源作为体系时钟源；
//本句履行后:BusClock=PLLCLK/2
}