摘要 网络下载器作为航天计算机地上检测体系的重要组成部分，发挥着重要的作用。文中首要介绍了网络下栽器的总体规划思路，给出了硬件模块的规划原理图。并在PCB规划中，关于LVDS接口、高速总线以及叠层的规划中给出了运用参阅，确保了体系硬件的可靠性，且在实践运用中取得了安稳的功用体现。
关键词 LVDS;通用下载器;FPGA
跟着航天技能的开展，地上检测设备作为大体系的重要组成部分，发挥着重要作用。通用下载器作为测验指令和测验数据上传下发的重要通道，其可靠性和安稳性备受重视，本文介绍了通用下载器的总体规划思路，给出了原理图和PCB的规划参阅，一起在实践测验中验证了该规划的可靠性和安稳性。
1 体系概述
该设备首要完结的功用是将70 Mbit的数据包经过网口分包发送给接纳设备，并发送操控数据给接纳设备，然后接纳来自接纳设备的状况数据。
整个设备首要由ARM芯片和FPGA芯片组成，ARM芯片选用三星2440，FPGA选用Xilinx的Xilinx Spartan6系列FPGA，型号为XC6SLX45F484，将FPGA挂在ARM的RAM接口下，其接口带宽可达133 M/5×4 Byte=106 MByte，经过100 Mbit·s-1以太网网卡与PC上位机通讯，经过LVDS接口来完结与下位机的数据和操控信息交互。
FPGA经过一个FIFO接纳ARM发送的数据，写使能信号(fifo_wren)由ARM发送的片选信号(nce)和写使能(nwe)操控，当地址信号为0，nce和nwe一起有用时，FIFO被写入数据(16位宽)。FIFO读使能由FIFO空信号(fifo_empt_w)操控，当FIFO有数据写入时，FIFO空信号(fifo_empt_w)由低变高，触发读使能，数据被读出，并经LVDS后进入下位机。
FPGA经过另一个FIFO接纳下位机发送的数据，写使能信号(lvds_en_in)由下位机操控，使能信号为高后，下位机供给写时钟(lv_clk_in_ wire)，数据(8位宽)被写入FIFO。FIFO读使能(fifo_rden)由ARM发送的片选信号(nce)和写使能信号(noe)操控，当FIFO有数据写入时，FIFO空信号(fifo_r_empt_w)由低变高，ARM检测到此信号后使能nce和noe，并给出读时钟，FIFO数据被读出。
ARM经过100 MBIT网口接纳上位机发送的TCP/IP数据包，ARM将其解包使数据内容经过ARM的RAM口发送给FPGA，而FPGA将数据包经过LVDS接口发送给接纳设备。
下载器经过LVDS口接纳来自接纳设备发送的状况数据包并缓存至FIFO中，接纳完一帧后给ARM发送中止信号，ARM接纳到中止信号经过RAM接口读取FPGA FIFO中的状况数据包并打包成TCP/IP数据包并经过100 Mbit网口发送给上位机。
2 原理图规划
2.1 电源规划
体系选用5 V直流供电，FPGA需求1.2 V的中心电压，2.5 V的VCCAUX电压，3.3 V的bank电压，RAM板与LVDS接口芯片sn551vds31/32均运用3.3 V电压供电，一起确保各个电压等级互不影响，选用5 V直接发生1.2 V，2.5 V和3.3 V电压的方法，其间FPGA的1.2 V中心电压选用开关电源LM2852，确保供电电压的精度，提高了电源功率，2.5 V和3.3 V电流预估较大，为满意体系长期作业的散热，运用TI的电源模块pth04070。
2.2 网络接口规划
网络接口运用DM9000芯片以及网络接口芯片HR911103A组成，DM9000是一个全集成、功用强、性价比高的快速以太网MAC层操控器。其带有一个通用处理器接口、EEPROM接口、10/100 PHY和16 kB的SRAM(其间13 kB用来接纳FIFO，3 kB用来发送FIFO)。电源模块选用单一电源，可别离兼容3.3 V和5 V的IO接口电平。规划选用3.3 V电源供电，确保了体系的安稳性，100 m网口双向通讯带宽为50 Mbit·s-1(6 MByte /s)。DM9000和2440衔接了16条数据线，1条地址线，仅有地址线用于判别数据线传输的是地址或是数据，所以这16条数据线为数据和地址复用，如图4所示。
2.3 LVDS接口规划
LVDS：Low Voltage Differential Signaling，低电压差分信号。LVDS传输支撑速率一般在155 Mbit·s-1以上。LVDS是一种低摆幅的差分信号技能，其使得信号能在差分PCB线对或平衡电缆上以几百Mbit·s-1的速率传输，其低压幅和低电流驱动输出完成了低噪声和低功耗。 IEEE在两个规范中对LVDS信号进行了界说。ANSI/TIA/EIA-644中，引荐最大速率为655 Mbit·s-1。规划选用了LVDS接口发送芯片sn551vds 31和接纳芯片sn55lvds32，其间发送部分选用50 Ω的串联匹配，电阻精度挑选为1%，确保终端匹配电阻的精度。
3 PCB规划
体系PCB规划需注意叠层规划，ARM和FPGA间高速总线的规划以及LVDS总线的阻抗匹配及信号束缚问题。
依据TI的参阅手册，一般的叠层结构为LVDS信号层、电源层(切割成LVDS电平电源和TTL电平电源)、地层(切割成LVDS电平地和TTL电平地)和TTL信号层，如图7所示。
但在实践规划中，因为叠层的规划，不可能独自列出较多层，关于TTL和LVDS信号的地层也无需进行切割,因其会损坏地层的完好性，在确保完好地的状况下，可对其他地层TTL和LVDS信号切割。总归，在确保地层完好的状况下，使LVDS信号和TTL信号尽量别离，最好是在不同的层进行布线。在本PCB板的规划中，运用6层叠层结构：TOP-GND1-INNER-POWER-GND2-BOTTOM，其间TOP和BOTTOM层走LVDS信号，INNER和GND2走LVTTL信号，这样既坚持了信号的分层，也坚持了完好的信号回流途径。
LVDS信号频率可达600 MHz以上，所以差分线要求严厉等长，差分对内最好不超越10 mil(0.254mm)，若频率低于600 MHz，该束缚值可适当放宽，但上限不能超越75 mil。不同LVDS对间的布线最大差值不超越200 mil。文中在Cadence16.3的束缚设置中，详细设置如下。
差分阻抗的不匹配会发生反射，有10%的阻抗不匹配便会发生5%的反射，所以需依据不同的状况进行不同的匹配操控。LVDS信号的差分特性阻抗为100 Ω，关于LVDS信号发射端(TX)，选用差分对各自串联精度为1%的50 Ω电阻进行匹配，这样既坚持了信号传输的功率要求，又满意了阻抗操控的要求。
4 实测成果
下载器功用实测时，将LVDS接口接纳和发送部分回环衔接，可运用网络调试帮手发送55 AA组成的1 032 Byte的数据包，测验下载器的功用。成果如图10所示，从图中可看到，下载器安稳的收发数据。
5 结束语
规划的网络下载器将FPGA在信号处理中的优势和ARM芯片在网络通讯中的优势相结合，在PCB规划中关于LVDS接口的阻抗、高速线时序以及叠层进行了规划，较好地确保了体系硬件的可靠性，并在实践运用中达到了杰出的作用。
