0 导言
可编程逻辑阵列（FPGA）因为其具有可编程、上市时间短、灵敏性及高吞吐量等特性广泛使用于数字信号处理、接口电路操控、图画处理及算法加快等范畴，如在接口协议并串转化电路、图画算法加快电路及矩阵分化电路加快等范畴使用广泛。跟着微电子工艺技能的前进，FPGA器材向集成更多资源、更高速度及片上体系方向开展。FPGA器材内部具有丰厚的可编程逻辑资源、输入输出口资源、锁相环及频率合成器资源以及嵌入式块存储器资源（BRAM）等，其间FPGA片内丰厚的块存储器资源使数据与处理模块的推迟更短，极大地提高了FPGA器材的处理功用和吞吐量。
跟着工业界对FPGA器材的质量与牢靠性要求越来越高，对FPGA器材片内资源进行充沛的测验验证变得日益火急。因此，近年来针对FPGA器材片内逻辑资源［5-6］及存储器资源［7-8］的测验逐步成为研讨热门。微电子工艺技能的前进推动了FPGA器材片内块存储器资源速度功用的提高，怎么在其标称速度下进行功用验证变得日益重要。为了验证FPGA器材片内块存储器资源在标称速度下的功用是否正常，需求对FPGA器材的高速块存储器资源进行测验和验证。在高速大规模FPGA器材片内块存储器资源的测验中，一般包括输入鼓励模块、待测模块、时钟模块及输出比较模块等，怎么确保在满意高速数据传输的基础上提高测验体系的时序收敛余量成为规划的重要应战。
针对上述问题，规划提出了一种选用跨时钟域并结合扁平化战略与流水线技能的FPGA器材片内块存储器资源功用验证办法，经过合理地划分块存储器资源测验模块的时钟域，使用FPGA器材中的数字时钟办理单位（DCM）发生跨时钟域的时钟信号，并经过把输入鼓励模块从待测模块的高速时钟域中独立出来，然后使高速块存储器资源可以在高速下进行功用测验验证，到达时序收敛的要求。该办法选用双口读写存储器（RAM）或许先进先出存储器（FIFO）来完成跨时钟域的数据传输，使用扁平化战略及流水线技能规划数据比较模块，并结合模块复用技能到达针对FPGA器材块存储器资源功用测验灵敏、高效的意图。在高速或许极限速度测验中，文中办法可以尽量削减输入鼓励逻辑资源的对待测模块的时序束缚影响，提高测验体系的时序收敛余量，具有测验速度高、灵敏性强等特色，使用规模广泛。
1 硬件电路规划
为了对FPGA器材片内的块存储器资源进行测验验证，根据FPGA器材中的已有逻辑资源规划硬件测验电路。FPGA器材单个块存储器资源功用验证计划如图1所示，首要包括数据鼓励模块、跨时钟域数据传输模块、待测块存储器资源模块、数据比较模块、成果显现模块及时钟办理单元。在该功用验证结构中，首要选用两个时钟域，别离为时钟域1（CLK1）和时钟域2（CLK2）。CLK1为低频时钟域，首要担任发生随机数据和测验成果的显现操控等作业。CLK2为高频时钟域，首要担任对待测块存储器资源进行读写测验以及数据的比较等作业。
数据鼓励模块选用PRBS23多项式发生伪随机数据， 如式（1）所示。数据鼓励模块的硬件电路结构如图2所示，经过移位寄存器与异或门可以完成1个位宽的伪随机数据发生。文中针对每个待测的BRAM资源规划36位位宽及512个存储地址，因此规划的数据鼓励模块包括36个独立移位寄存器和异或门，然后完成36位位宽数据的测验鼓励发生。
跨时钟域数据传输选用双口RAM完成，经过两个独立的读写端口及握手机制确保了不同时钟域数据的正常传输。规划的CLK1时钟域为200 MHz，CLK2时钟域为400 MHz，经过使用FPGA器材片内部分BRAM资源对待测BRAM资源进行测验，可以有效地确保待测BRAM的数据读写频率为400 MHz，提高规划时序余量。
在对待测BRAM资源进行高速下的功用验证时，首先往待测BRAM资源写入伪随机数据，然后从待测BRAM资源里边读取写入的伪随机数据，而且把其与写入待测BRAM资源之前的伪随机数据进行比较，最终根据比较成果断定待测BRAM资源是否功用正常。双口RAM及待测BRAM资源根据FPGA器材供给的配套开发工具自带的知识产权（IP）核进行装备。
数据比较模块因为处在高频时钟域CLK2中，因此需求进行扁平化及流水线的规划以便在高速下可以正常作业，其硬件完成结构如图3所示。选用四级流水线对从待测块存储器资源中读取的数据（data_rd）和预期的正确数据（data_cmp）进行数据比较，最终得到待测块存储器资源功用是否正确的标志信号（cmp_result）。
成果显现模块作业在低频时钟域CLK1，其经过操控7位数码管进行待测块存储器资源读写数据比较成果的显现。若待测块存储器资源读写数据共同，则7位数码管显现“P”，若不共同，则显现“F”。
时钟办理单元根据外部输入的差分时钟信号，别离发生低频与高频时钟域。
图1所示的块存储器资源功用验证结构为针对1个BRAM资源的功用验证完成结构，因为FPGA器材内的BRAM资源很多，如典型Xilinx的Virtex4系列的XC4-VSX55型FPGA器材具有320个BRAM资源，每个BRAM资源具有18 Kb的存储资源，因此需求规划针对多个BRAM资源的功用验证计划，其结构结构如图4所示。经过对单个块存储器资源功用验证模块进行复用，可以方便地移植到多个块存储器资源的功用测验中。图4中所示计划选用资源复用的长处是可以满意高速（400 MHz及以上）BRAM资源的测验和验证需求，其缺乏是对硬件资源的耗费比较大。
2 功用仿真及验证
选用Xilinx的Virtex4系列FPGA器材对规划的两种块存储器资源功用验证电路进行功用仿真及验证，块存储器资源功用验证顶层模块接口信号如图5所示，包括差分时钟输入信号（CLK_N和CLK_P）、复位信号（rst_n）、时钟办理元输出确定信号（LOCKED_OUT）及数码管显现信号（HEX_LED）。
计的两种块存储器资源功用验证电路别离针对FPGA器材中的1个BRAM资源和24个BRAM资源进行功用验证，选用Verilog硬件描绘言语对上述两种不同待测块存储器资源数量的硬件电路进行规划完成，并根据ISE 14.7及Modelsim SE 10.2c对规划电路进行了归纳、布局布线及仿真。块存储器资源功用仿真成果如图6所示，从图中可以看出规划的硬件电路到达了预期对待测BRAM资源进行功用验证的意图。
文中规划的针对块存储器资源功用验证的两种不同硬件电路选用根据Xilinx的FPGA器材硬件验证测验板进行测验验证，如图7所示。该测验板包括FPGA器材、开关按钮、拨码开关、数码管、晶振、LED灯、JTAG接口、串口及SMA接口等电子元器材，选用数码管对块存储器资源的功用验证成果进行显现，时钟办理元输出确定信号选用LED灯显现，复位信号选用开关按钮输入，差分输入时钟信号选用板上晶振或许外部差分输入信号输入。根据硬件验证测验板的块存储器资源功用验证成果表明文中提出的块存储器资源功用验证硬件电路可以满意400 MHz速度下块存储器资源的读写数据需求，在该速度下针对1个BRAM资源和24个BRAM资源的测验成果悉数经过。
3 归纳成果及功用剖析
针对不同块存储器资源数量功用验证的硬件电路归纳成果如表1所示，从表中可以看出在对BRAM资源时序束缚为400 MHz的条件下，验证1个BRAM资源（硬件电路1）和验证24个BRAM资源（硬件电路2）别离耗费了1%和100%的Slices资源、别离耗费了1%和15%的片内BRAM资源，在验证24个BRAM资源的硬件电路中，各项资源耗费敏捷添加，这是因为文中的硬件电路选用了全并行和全流水线结构规划，可满意高端FPGA器材高速片内BRAM资源的测验验证要求。
为了测验文中提出的块存储器资源功用验证硬件电路所可以到达的极限作业速度，根据图7所示的硬件验证测验板，经过SMA接口选用外部输入差分时钟信号的办法对24个待测BRAM资源的硬件电路（硬件电路2）进行了不同作业速度下的读写数据测验，测验成果如表2所示。从表中可以发现文中提出的块存储器资源功用验证硬件电路最高可以到达640 MHz的BRAM资源读写速度测验需求，具有灵敏、可复用及高速等特色。
4 定论
块存储器资源是FPGA器材中重要且丰厚的资源，根据FPGA的块存储器资源功用验证硬件电路在高端FPGA器材中BRAM资源的测验验证中具有广泛的使用。结合扁平化规划战略及流水线规划技能，规划完成了一种灵敏、可复用以及可习惯高速BRAM资源测验的块存储器资源功用验证硬件电路，该硬件电路经过实践测验可满意最高640 MHz的BRAM资源测验验证需求，可以方便地习惯于高端FPGA器材内部BRAM资源的功用验证及功用测验中，使用远景广泛。
