导言
作为一种新式的核技术, 正电子埋没谱学用于缺点研讨，取得了不少效果。正电子埋没谱学研讨空位型缺点是依据埋没辐射所带出的电子密度和电子动量密度的信息。多普勒展宽谱的低动量部分对应于正电子与传导电子或价电子埋没的动量信息，而高动量部分则首要反映了中心电子的动量散布信息。
高纯锗勘探器是核技术丈量中的一种常用的勘探器，能够将勘探到的核射线转化为相应的电脉冲信号，有很高的能量分辨率。传统的模仿脉冲起伏分析器由核勘探器输出的电脉冲信号经过电荷扩大器后在前置扩大器中调理起伏，之后别离在脉冲成型电路、峰值坚持电路平别离处理以得到脉冲信号的峰值，最终经过低速ADC的采样转化为数字信号。这样的模仿脉冲起伏分析仪增加了体系的死时刻，下降了脉冲计数率，堆积辨认难度较大，使得能量分辨率下降。因此本文提出了一种直接由高速ADC采样，在FPGA中进行数字信号算法处理的全数字双通道契合多普勒展宽体系。
本文经过全数字办法，规划硬件电路、嵌入式软件和上位机软件，开发契合多普勒展宽谱体系。选用了80 M、16 bit模数转化芯片AD9269，确保了体系的速度和精度。FPGA挑选了Altera公司的Cyclone III 的EP3C40Q240C8芯片，其运算处理能力强，能够完成本次规划的数据处理。经过Quartus II软件与体系电路协同规划，完成了原始波形降噪、快慢梯形滤波、基线康复、堆积辨认、起伏提取、阈值判别等算法。在与上位机通讯方面，挑选了以太网物理层芯片KSZ902RN，传输速度到达125 MB/s，选用UDP协议传输数据包。
1、 体系规划
依据FPGA的全数字双通道契合多普勒展宽体系结构如图1所示，两个勘探器勘探到的脉冲信号别离进入两个通道，经过扩大器后进入ADC，转化为数字信号。数字脉冲信号进入FPGA进行处理，取得的时刻信息和起伏信息经过千兆以太网模块发送至上位机软件，进行能谱显现和契合谱分析。一同上位机可设置参数发送至FPGA进行一些参数的调理。
2 、体系各模块原理及规划
2.1 脉冲信号搜集模块
从勘探器出来的电脉冲信号，经过可编程扩大器扩大后，进入高速ADC进行转化，然后得到相对应的数字脉冲信号。为了充分发挥高纯锗勘探器的高分辨率的功能，需求规划低噪声的模仿信号调理电路，以及运用高分辨率的ADC。本次规划挑选了ADI公司推出的80 M、16 bit的模数转化芯片AD9269，使得谱线道数能够到达32 768道，然后取得高能量分辨率的能谱图。
2.2 FPGA数据处理模块
2.2.1 波形降噪
为了进步体系的能量分辨率，考虑了对原始脉冲信号的降噪滑润处理。从ADC输出的数字信号经过五点滑润处理后，取得了愈加滑润的信号，噪声显着削弱。波形降噪前后波形如图2所示，图中数据为体系运行时运用SignalTap II Logic Analyzer实时搜集到的脉冲信号以及降噪后的信号。
2.2.2 起伏提取
脉冲信号经过慢速梯形滤波算法后，得到了起伏持平的等腰梯形。梯形滤波成型公式如下：
其间，Vi是经过ADC采样后的输入信号，na是梯形滤波器的上升时刻，nc是梯形滤波器的上升与平顶时刻之和。τ是指数脉冲的下降沿时刻常数。该算法在FPGA中的完成办法如图3所示。
经过梯形滤波后的波形如图4所示，图中数据为体系运行时运用SignalTap II Logic Analyzer实时搜集到的降噪后的脉冲信号以及该信号经过梯形滤波成型之后的信号。
从图4能够看出，滤波今后，梯形的基线一般不在0的方位，对起伏的提取有影响，所以需求使基线康复。运用滑动均匀窗口，在梯形到来前的K个点取均匀值，得到的数值便是该梯形的基线值。将滑动均匀窗口模块再对梯形从到来到完毕的时刻取均匀值，得到的最大值扣除基线值便是该梯形的批改起伏。
基线值的核算公式如下：
因为有些脉冲相互之间的间隔较近，或许引起梯形堆积，使体系核算出过错的起伏值，然后导致体系能量分辨率下降。所以本体系采纳了堆积辨认的办法，将堆积的梯形辨认出来，并将之除掉，不算入起伏提取中，减小了堆积对能量分辨率的影响。具体办法是运用阈值判别定位两个脉冲之间的间隔，间隔小于梯形宽度时，即以为这两个脉冲发生堆积，不对这两个脉冲的起伏进行记载和传输。
2.2.3 时刻定标
对脉冲到来的时刻定位，采纳的是阈值判别的办法。运用快速梯形成型法对原始脉冲进行处理，再对宽度极小的梯形信号进行阈值判别，当某时刻的梯形数值大于阈值，就以为该时刻为脉冲到来的时刻。运用计数器来记载时刻，将脉冲到来的时刻与起伏信息一同打包发送给上位机。时刻信息准确到一个体系时钟周期，即33 ns。
2.2.4 千兆以太网模块
体系选用千兆以太网来传输数据，MAC芯片为KSZ902RN。FPGA将脉冲信号的起伏和时刻信息传送给上位机，上位机显现能谱和契合谱;上位机给FPGA发送指令，以调理体系增益。
考虑到传输速度以及在FPGA上的完成难度，本次规划挑选了在FPGA上移植了UDP协议的网络发送模块。
3、 验证和点评
3.1 FPGA资源占用状况
体系采样率为30 MHz，选用Altera公司的FPGA芯片EP3C40Q240C8，FPGA的资源占用状况如表1所示，占用资源在体系极限之内[6]。
3.2 体系能谱的能量分辨率
体系能量分辨率的核算公式为：
其间，FWHM(Full Width at Half Maximum)为半高宽，即能谱上万能峰峰位计数值一半处的宽度;CH是能谱万能峰峰位对应的脉冲起伏。
本次体系测验的双通道能谱如图5和图6所示。体系放射源为Na22，高纯锗勘探器运用ORTEC公司的 GEM-10175，在25 ℃稳定室温条件下，来勘探体系的能量分辨率。低能处(5 612道和5 628道)谱峰对应能量为511 KeV的γ光子万能峰，高能处(13 660道和13 923道)谱峰对应能量为1.275 MeV的γ光子万能峰。通道A的半高宽为2.924 KeV，通道B的半高宽为2.642 KeV，依据公式核算能得出，通道A的能量分辨率为0.21%，通道B的能量分辨率为0.19%。两个通道的差异较小，且能量分辨率较高，根本到达预先设定的能量分辨率0.2%的方针。
3.3 契合多普勒展宽谱
正电子埋没契合多普勒展宽谱在核物理勘探和物质缺点中有非常重要的含义。经过两个埋没γ的能量契合，能够消除勘探器能量搜集不全和堆积效应，大大下降埋没γ万能峰的本底，然后经过埋没γ的多普勒展宽得到电子的动量散布[7]。体系测得二维的契合多普勒展宽谱如图7所示。图中椭圆长轴方向对应于两个埋没γ能量之和为2m0c2(m0为电子停止质量，c为真空中的光速)，因此对角线上的点代表两个勘探器勘探到的埋没γ的能量根本没有差错，即，既没有堆积，电荷搜集也很彻底。所以，只需在这条对角线上取一条带，投影到对角线上，就得到正负电子对的动量在勘探方向的重量的散布，如图8所示。图8中心点是两个γ的能量都是511 keV，电子动量为零时的埋没事情计数。图8的横轴乘以道宽则为cPL(c为真空中的光速，PL为电子动量在出射γ方向的重量)。而周围的点代表电子动量为PL的计数。总归，图8实际上便是代表电子动量的散布[7]。
从收谱软件的契合谱核算结果能够看出，峰本比为2.7×105:1，到达了设定的初始方针105:1。
4 、定论
本文提出了一种依据FPGA的全数字双通道契合多普勒展宽体系规划，能够完成对和脉冲信号的实时搜集和传输，而且完成了在FPGA上编写程序以进行脉冲起伏提取、时刻定位、与上位机通讯等功能。体系的试验测验结果表明，体系搜集到的能谱具有较高的能量分辨率，二维契合图谱正常展宽，能量分辨率和契合谱峰本比到达了预期的方针。
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