0 导言
脉冲功率技能是一种功率紧缩技能，以较低的输入功率将能量缓慢存储起来，随后在极短时刻内开释，以取得极高的峰值输出功率。该技能是应国防科技需求而发展起来的一门新式科学技能，是取得高电压、大电流等极点电磁参数的重要手法，被广泛应用在科学研究和工业生产等许多范畴中［1-3］。
脉冲功率设备一般由初级动力体系、中心储能体系、脉冲构成体系、开关转化体系和负载体系5个子体系组成。作业时，初级动力体系用于为脉冲功率设备供能，将能量运送至中心储能体系中；中心储能体系常见远重频或猝发脉冲功率设备，经过开端功率紧缩为脉冲构成体系供能；脉冲构成体系充电完结后，经过开关转化体系将能量快速传递给负载体系，完结脉冲功率输出。
猝发脉冲是指脉冲功率设备在一次作业周期中输出的多个相同的高功率脉冲，是为了满意特定的工业及科研需求而发展起来的一种脉冲功率技能。要完结猝发脉冲方法作业，脉冲功率设备各个子体系需求依照必定的时序和谐作业。为此需求研发一套猝发多脉冲发生体系，操控脉冲功率设备各个子体系按要求作业，一起要完结可调的猝发脉冲参数。
本文选用FPGA操控芯片作为猝发多脉冲发生体系操控中枢，接纳上位机操控指令，完结猝发多脉冲信号发生。该体系可输出2路猝发多脉冲信号，猝发脉冲串个数1～5个可调，猝发脉冲串距离1～200 s可调，猝发脉冲串内部脉冲个数1～5个可调，猝发脉冲串内部脉冲频率1～100 Hz可调，猝发脉冲串内部脉冲宽度等参数能够调理［4-6］。
1 体系整体结构
猝发多脉冲发生体系包含：上位机监控界面、串口通讯电路、FPGA操控电路、输入/输出阻隔电路4个部分。体系整体结构框图如图1所示。其间上位机监控界面依据Visual Basic（VB）软件进行可视化编程完结，经过上位机监控界面能够完结串口通讯协议设置、猝发多脉冲信号的参数设置以及体系启动/中止、体系自检等状况操控；上位机和FPGA操控芯片选用RS232串口通讯协议，串口通讯电路包含：FPGA串口（UART）模块、MAX232芯片和上位机串口三部分，MAX232芯片完结电平转化，处理FPGA的信号电平与RS232的规范不一致的问题；FPGA芯片选用Altera CycloneIV系列，FPGA操控电路包含时钟电路、电源电路、程序下载电路、SDRAM和Flash存储电路、复位电路等；输入/输出阻隔电路包含：串口接纳信号、串口发送信号和脉冲输出信号，为了增强体系的抗干扰性，FPGA输入/输出信号均选用光纤传输完结。
2 FPGA中控体系程序规划
FPGA选用硬件逻辑完结操控功用，具有功耗低、速度快、作业频率高、集成度高级特色，能够完结极端杂乱的时序与组合逻辑。本文中FPGA操控电路首要功用有：经过UART模块从串口接纳上位机发送的数据，并对接纳的数据进行缓存、解析和存储处理，依据操控指令输出2路猝发多脉冲信号。FPGA操控程序选用Verilog HDL硬件描绘言语编写，在Quartus II 11.0软件渠道开发，核心内容包含：UART数据接纳模块、数据存放模块、猝发多脉冲发生模块三部分。FPGA程序结构框图如图2所示。
2.1 UART数据接纳模块
本文规划的UART数据接纳模块首要包含波特率发生模块和数据接纳操控模块。功用是从串口接纳上位机发送的串行数据。
2.1.1 波特率发生模块
在电子通讯范畴，波特率即调制速度，它是对符号传输速率的一种衡量，1 b/s表明每秒传输1个符号。波特率发生模块的功用是发生与RS-232串口通讯波特率同步的时钟，其基本思路是对体系输入时钟进行分频得到需求的波特率。本规划中FPGA输入时钟为50 MHz，波特率挑选9 600 b/s。
2.1.2 数据接纳操控模块
数据接纳操控模块首要完结对串行数据的串并转化，转化的串行数据依照既定的数据帧格局进行输出。UART数据接纳协议选用1位开端位、8位数据位、1位中止位、无奇偶校验位的格局，在9 600 b/s波特率下，UART数据收集过程如下：
（1）闲暇状况，等候数据开端位0；
（2）依据开端位的标志，判别UART时序开端；
（3）由低到高位串行接纳8位数据；
（4）判别结束位1，一帧数据接纳结束。
2.2 数据存放模块
UART数据接纳模块接纳的数据经过缓存、解析后，按地址存入相应的数据存放器中。存放器作为数据存储的数字设备，2路猝发多脉冲信号参数包含猝发脉冲个数、猝发脉冲距离、猝发脉冲串脉冲个数、猝发脉冲串脉冲频率、A猝发脉冲串脉宽、B猝发脉冲串脉宽等，共需求21个计数存放器。
2.3 猝发多脉冲发生模块
猝发多脉冲发生模块依据设置的参数输出猝发脉冲信号，其脉宽以及脉冲个数等参数是经过对数据存放器保存的数据进行计数来完结的。本文选用有限状况机方法完结猝发多脉冲发生模块的操控。
3 上位机监控界面规划
上位机监控界面选用VB软件编程完结，经过调用MSComm串口通讯控件设置通讯协议，完结与FPGA树立数据通讯。操作者经过监控界面预置2路猝发多脉冲信号参数，输入完结后点击参数下载按钮，再点击开端运转按钮后，FPGA开端猝发多脉冲信号的生成。上位机监控界面如图3所示。
4 试验调试
经过上位机监控界面设置串口通讯协议，与FPGA操控芯片完结串口数据通讯；然后设置猝发多脉冲串的参数，完结后点击数据保存按钮，将数据保存到上位机数据文件；点击数据下载按钮，将设置的数据经过串口发送到FPGA操控芯片；点击开端运转后体系开端猝发脉冲的输出。调试试验中设置猝发脉冲个数为1个，猝发脉冲串内脉冲个数为2个，猝发脉冲串脉冲频率为5 Hz，A猝发脉冲串脉宽为180 ms、B猝发脉冲串脉宽为5 ms，单个猝发多脉冲串波形如图4所示。设置猝发脉冲个数为5个，猝发脉冲串内脉冲个数分别为5、4、3、2、1个，猝发脉冲串脉冲频率为5 Hz，A猝发脉冲串脉宽为180 ms、B猝发脉冲串脉宽为5 ms。多个猝发多脉冲串波形如图5所示。
5 定论
本文所研发的依据FPGA的猝发多脉冲发生体系能够输出2路猝发多脉冲信号，脉冲参数能够调理。该体系使用FPGA内部操控模块完结多路脉冲时序输出和UART接口操控，简化了硬件电路规划；上位机经过VB软件编程的人机交互界面，与FPGA之间选用串口通讯，完结长途操控。体系完结长途操控功用，选用模块化规划，可扩展性强。这一规划方案也能够运用到其他时序操控电路中。
参考文献
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［2］ 倪晋平，李亚胜，田慧。一种多路时刻序列操控仪的规划与完结［J］。西安工业大学学报，2012，32（2）：88-92.
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