当选用现场可编程门阵列 (FPGA) 进行设计时，电源排序是需求考虑的一个重要的方面。通常情况下，FPGA 供给商都规则了电源排序要求，由于一个FPGA所需求的电源轨数量会从 3 个到 10 个以上不等。
经过遵从引荐的电源序列，能够避免在发动期间汲取过大的电流，这反过来又可避免器材受损。对一个体系中的电源进行排序可选用多种办法来完结。本文将具体阐明可根据体系所要求的杂乱程度来完结的电源排序解决计划。
本文中所评论的电源排序解决计划为：
1. 把 PGOOD 引脚级联至使能引脚；
2. 选用一个复位 IC 来完结排序；
3. 模仿上电 / 断电排序器；
4. 具有 PMBus 接口的数字体系健康状况监督器。
办法一：把PGOOD 引脚级联至使能引脚
完结排序的一种根本的本钱效益型办法是把一个电源的电源杰出 (PG) 引脚级联至相继的下一个电源的使能(EN) 引脚。
第二个电源在 PG 门限得到满意（通常是在电源到达其终值的90% 之时）时开端接通。这种办法的优势是本钱低，可是无法轻松地操控守时。在EN 引脚上增设一个电容器会在电路级之间引进守时推迟。可是，此办法在温度改变和重复电源循环期间是不可靠的。并且，这种办法并不支撑断电排序。
办法二：选用一个复位 IC 来完结排序
另一种能够考虑的用于上电排序的简略选项是选用一个具有时间推迟的复位 IC。当选用此选项时，复位 IC 以严厉的门限限值来监督电源轨。一旦电源轨处于其终值的3%（或更小）以内，复位 IC 将进入由解决计划界说的等候周期，然后再履行下一个电源轨的上电操作。该等候周期能够选用 EEPROM 编程到复位 IC 中，也可利用外部电容器来设定。图 2 示出了一款典型的多通道复位IC。选用复位 IC 来完结上电排序的长处是解决计划处于受监督的状况。
必须在承认每个电源轨都处在稳压范围内之后再开释下一个电源轨，并且无需在电源转换器上供给一个PGOOD 引脚。选用复位 IC 的电源排序解决计划的缺陷是其并不施行断电排序。
办法三：模仿上电 / 断电排序器
施行上电排序会比施行断电排序愈加简略。为了完结上电和断电排序，人们推出了能够相对于上电序列进行断电序列的反转（序列 1）乃至混合（序列 2）的简略模仿排序器。
在上电时，一切的符号均保持在低电平，直到 EN 被拉至高电平停止。在 EN 被置为有用之后，每个符号于一个内部守时器计时完毕后次第地变至漏极开路状况（需求上拉电阻器）。断电序列与上电序列相同，但次第正好相反。
级联多个排序器
能够把排序器级联在一起以支撑多个电源轨，并在使能信号之间供给固定和可调的推迟时间。在图 4 中，两个排序器级联在一起以完结 6 个有序的电源轨。上电时，AND 门确保第二个排序器在其接收到一个 EN 信号且 C 电源轨被触发之前不被触发。
断电时，AND 门确保第二个排序器接受 EN 下降沿，而不考虑 C 输出。OR 门确保第一个排序器由 EN 上升沿来触发。断电时，OR 门确保第一个排序器不能接受 EN 下降沿，直到 D 电源轨下降停止。这确保了上电和断电排序，但并未供给一个受监督的序列。
受监督的上电 / 断电排序
如图 5 所示，经过简略地在 FlagX 输出和 PG 引脚之间增设几个 AND 门，就能给图 4 中的电路增加受监督的排序功用。在该例中，PS2 仅在 PS1 超越其终值的90% 的情况下使能。这种办法可供给一种低本钱、受监督的排序解决计划。
办法四：具有 PMBus 接口的数字体系健康状况监督器
假如体系需求最大的灵活性，那么可兼容 PMBus/I2C 规范的数字体系健康状况监督器（比方：UCD90120A）是一种不错的解决计划。经过答应规划人员装备电源斜坡上升 / 下降时间、接通 / 关断推迟、序列相关性、乃至包含电压和电流监督，此类解决计划可为任何排序需求供给最大的操控。
数字体系健康状况监督器配有一个图形用户界面 (GUI)，其可用于设置上电和断电排序以及其他的体系参数（图6）。别的，有些数字体系健康状况监督器还具有非易失性差错和峰值记载功用，可在产生欠压事情的场合中协助完结体系故障剖析。
FPGA 排序要求实例比如 Xilinx 或 Altera 等 FPGA 供给商在其产品手册中供给了引荐或要求的上电序列，这些产品手册能够很简略地在线查阅。不同的供给商之间、同一家供给商的不同FPGA 系列之间的排序要求存在差异。
别的，在产品手册中还罗列了针对电源斜坡上升和关断的守时要求。引荐的断电序列通常是上电序列的倒序。图 7 示出了上电排序的一个实例。
定论
能够运用多种电源排序解决计划来满意 FPGA 供给商所规则的要求。除了上电和断电排序之外，体系要求或许还包含电源监督，可是针对 FPGA 的最优电源解决计划将取决于体系的杂乱性与标准参数。
